Mnożenie o stałej szerokości bitowej z zaokrąglaniem

• Autorzy: Jamro E. , Wielgosz M. , Russek P. , Wiatr K.

Warianty tytułu

EN

Fixed-width multiplier with rounding

• Języki publikacji: PL

Abstrakty

PL

Niniejszy artykuł prezentuje mnożenie o stałej szerokości bitowej, dla którego szerokość bitowa argumentów jest taka sama jak danej wyjściowej. Najmłodsze bity wyniku są odrzucane już na etapie mnożenia, dzięki czemu układ zajmuje mniej zasobów kosztem niewielkiego błędu obliczeń, który można zmniejszyć poprzez zastosowanie dodatkowych bitów ochronnych, układu kompensacji błędu oraz operacji zaokrąglania. Niniejszy artykuł proponuje nową architekturę uwzględniające powyższe operacje.

EN

The paper deals with fixed-width multipliers, i.e. multipliers for which inputs and output bit-width is the same. In order to reduce hardware requirements for such a multiplier, some of the multiplier logic is truncated during multiplication process (see Fig. 1). This, however, introduces a calculation error which can be reduced by both special truncation-error compensation logic (e.g. presented in Fig. 2) and by additional guard bits. As presented in Tabs. 1 and 2, for relatively small number of guard bits g, the overall error is determined by the rounding process rather than truncation. Nevertheless, as it is proved in this paper, for g>0, the error compensation logic interfere with the rounding process, e.g. offsets the Mean Error (ME). Therefore a novel multiplier denoted as Mean Error optimized Rounded Truncated Multiplier (MERTM) is presented. The MERTM, instead of rounding, includes additional AND gates in comparison to the VCTM [1]. As a result, for the MERTM, ME approaches zero.

Słowa kluczowe

PL

arytmetyka cyfrowa; filtry cyfrowe; układ mnożący

EN

digital arithmetic; digital filters; digital multiplier

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 7
• Strony: 769--771
• Opis fizyczny: Bibliogr. 9 poz., rys., tab.

Twórcy

autor

Jamro E.

autor

Wielgosz M.

autor

Russek P.

autor

Wiatr K.

• Akademia Górniczo-Hutnicza, Katedra Elektroniki, Al. Mickiewicza 30, 30-059 Kraków,

Bibliografia

• [1] King E. J. and Swartzlander E. E. Jr.: “Data-dependent truncation scheme for parallel multipliers”, in Proc. 31st Asilomar Conf. Signals, Systems, and Computers, vol. 2, Pacific Grove, CA, 1997, pp. 1178–1182.
• [2] Jou J. M., Kuang S. R. and Chen R. D.: “Design of low-error fixed-width multiplier for DSP applications,” IEEE Trans. Circuits Syst. II, Analog Digit. Signal. Process., vol. 46, no 6, pp. 836-842, Jun. 1999.
• [3] Van L. D., Yang C. C.: Generalized Low-Error Area-Efficient Fixed-Width Multipliers, IEEE Transactions on Circuits and Systems-I, Vol. 52, No 8, pp. 1608-1619, Aug. 2005.
• [4] Jamro E., Wielgosz M., Russek P., Wiatr K.: Zmodyfikowane mnożenie o stałęj szerokości bitowej, artykuł w recenzji.
• [5] Van L. D., Wang S. S. and Feng W. S.: “Design of the lower-error fixed-width multiplier and its application,” IEEE Trans. Circuits Syst.II, Analog Digit. Signal. Process., vol. 47, pp. 1112-1118, Oct. 2000.
• [6] Omondi A. R.: Computer Arithmetic Systems: Algorithms, Architecture and Implementation, Prentice-Hall International, 1994.
• [7] King E. J. and Swartzlander E. E. Jr.: “Data-dependent truncation scheme for parallel multipliers,” in Proc. 31st Asilomar Conf. Signals, Systems, and Computers, vol. 2, Pacific Grove, CA, 1997, pp. 1178-1182.
• [8] Strollo A. G. M., Petra N. and DeCaro D.: Dual-tree Error Compensation for High Performance Fixed-width Multipliers, IEEE Trans. on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 52, no 8, pp. 501-507 Aug. 2005.
• [9] Jamro E., Wielgosz M., Wiatr K.: Realizacja operacji mnożenia o skróconej szerokości w układach FPGA, Pomiary Automatyka Kontrola, Vol. 55, 8/2009, pp. 669-671.