W artykule przedstawiono budowę wewnętrzną oraz zasadę działania sprzętowo-programowego bloku realizującego analizę danych z obrazowego detektora ruchu. System zrealizowano za pomocą 2 identycznych procesorów 8-bitowych pracujących synchronicznie, jednego 32-bitowego procesora typu BA12 [4] oraz zestawu tablic pamięci. Algorytm analizy obrazu jest dwuetapowy. W pierwszym etapie następuje transformacja geometryczna umożliwiająca w przyszłości analizę odległości, wielkości i prędkości wykrytych obiektów. Drugi etap jest typowym indeksowaniem wykrytych obiektów. System został wykonany praktycznie z wykorzystaniem układu FPGA i potwierdza prawidłowość działania zaproponowanego rozwiązania.
EN
In the paper the structure and operation of hardware-software block for data analysis FROM image detector is presented. The system consists of 2 identical 8-bit custom processors working synchronously, single 32-bit processor BA12 [4] and the set of memory tables. The algorithm is composed of two phases. In the first phase, the geometrical transformation needed for distance and size measuring of the detected objects is calculated. During the second phase, the detected objects are indexed. The system has been practically realized using FPGA and works correctly, which confirms the correctness of the proposed idea.