PL
 |
EN
Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 9

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  układy cyfrowe
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Implementacja sprzętowa protokołu PS/2 w układzie FPGA XILINX Spartan III XC3S1000
100%
Kozień S. , Mysiński W.
|
2010
|
tom R. 14, nr 3
81-83
2
Cyfrowe układy scalone o niskich poziomach napięcia zasilającego
60%
Szczęsny J. , Kołodziejski J. F.
|
2008
|
tom Vol. 49, nr 10
162-164
PL
Przyczyną opracowywania cyfrowych (logicznych) układów scalonych o niskich poziomach napięć zasilających jest ich postępująca miniaturyzacja oraz potrzeba zmniejszenia poboru mocy, szczególnie ważna w mobilnych urządzeniach elektronicznych zasilanych bateryjnie. W pracy omówiono propozycje standardyzacji parametrów takich układów logicznych (łącznie z przerzutnikiem Schmitta) o napięciu zasilania w zakresie od 3,3 do 1 V. Prace są prowadzone w Podkomitecie Technicznym 47A IEC. Zwrócono uwagę na konieczność translacji poziomów logicznych przy współpracy układów o różnych napięciach zasilania oraz na trudności przy budowie zasilaczy na najniższe napięcia zasilania.
EN
Design of low-voltage digital (logic) ICs results from gradual miniaturization of these circuits as well as from the need of lowering the consumed power. This is especially important in the case of battery powered mobile equipment. In the work standardization proposals are described, regarding the electrical parameters of low-power digital ICs (including Schmitt trigger) with supply voltage in the range of 3.3 to 1.0 V. Relevant works are conducted at Subcommittee 47A of IEC. Attention was turn to the need of logic levels translation in the case of collaboration of digital circuits with various supply voltages and to some difficulties related to the design of low-voltage suppliers.
3
Układy cyfrowe w systemach i sieciach telekomunikacyjnych o wysokiej wiarygodności działania
51%
Kraśniewski A. , Łuba T. , Zbierzchowski B.
|
2010
|
tom nr 4
111-115
PL
Dokonano przeglądu osiągnięć związanych z projektem badawczym Projektowanie układów cyfrowych do zastosowań w systemach i sieciach telekomunikacyjnych o wysokiej wiarygodności działania, realizowanych przy użyciu struktur programowalnych FPGA/CPLD. Przedstawiono wyniki prac w zakresie podstaw teoretycznych konstrukcji algorytmów kryptograficznych oraz implementacji tych algorytmów w strukturach programowalnych. Omówiono nowe metody i narzędzia syntezy układów cyfrowych wykorzystujące specyficzne moduły występujące w złożonych strukturach FPGA/CPLD oraz metody zapewniania samokontroli działania układów realizowanych w złożonych strukturach programowalnych.
EN
Main outcomes of the project Design of FPGA/CPLD-based digital circuits for applications in dependable telecommunication systems and networks are presented. Theoretical results underlying the development of cryptographic algorithms and examples of implementation of such algorithms with programmable devices are discussed. New methods and tools for design of digital circuits that effectively exploit specific architectural features of modern FPGA/CPLD devices and techniques that provide such circuits with self-checking capability are presented.
4
Model sprzętowo-programistycznej platformy do testowania i uruchamiania wirtualnych systemów mikroprocesorowych
51%
Pucher K. , Namiota J.
|
2009
|
tom Vol. 50, nr 10
54-57
PL
W artykule przedstawiono model sprzętowo-programistycznej platformy pozwalającej na uruchamianie i testowanie systemów mikroprocesorowych, zaprojektowanych i zaimplementowanych za pomocą języków opisu sprzętu HDL. Zaprezentowana została idea pozwalająca na czytelne przedstawienie problematyki związanej z projektowaniem układów cyfrowych w tym głównie mikroprocesorowych, gdzie zwrócono szczególną uwagę na ukazanie wątków związanych z implementacją rozwiązań architektonicznych komputerów. Artykuł zawiera również odniesienie do fizycznej realizacji zaproponowanego modelu.
EN
This paper presents the model of a combined hardware and software platform that makes it possible to start-up and test microprocessor systems, already designed and implemented with use of Hardware Description Languages (HDL). It describes the idea to present problems associated with designing of digital circuits (in particular micro-porcessor ones) in a clear and comprehensible manner, where speciai attention is paid to presentation of aspects related to implementation of arcitectural solutions attributable to convetional computers. The study also contains references to tangible implementation of the proposed model within real projects.
5
Statyczny pobór mocy w nanometrowych układach scalonych CMOS
51%
Kuźmicz W. , Pfitzner A. , Piwowarska E. , Kasprowicz D.
|
2008
|
tom Vol. 49, nr 9
119-122
PL
Jedną z głównych zalet technologii CMOS w zastosowaniu do wytwarzania cyfrowych układów scalonych był znikomy statyczny pobór mocy. Jednak układy wytwarzane przy zastosowaniu najbardziej zaawansowanych technologii, o długości kanału tranzystora poniżej 100 nm, nie mająjuż tej zalety. Tranzystory o takich długościach kanału przewodzą dość znaczne prądy (zwane prądami upływu) nawet w stanie wyłączenia. Artykuł omawia mechanizmy fizyczne przepływu tych prądów, wskazuje na ich związki z konstrukcją i technologią tranzystorów, a także zwraca uwagę na silny wpływ rozrzutów produkcyjnych na całkowity statyczny pobór prądu przez cyfrowe układy CMOS.
EN
One of the main advantages of digital CMOS circuits used to be negligible static power consumption. However, CMOS circuits manufactured with the most advanced technologies (with channel lengths below 100 nm) have lost this advantage. MOS devices having such gate lengths exhibit significant leakage currents even when turned off. The paper discusses the physical origins of these currents, shows how they depend on the device design and technology, and demonstrates strong dependence of the total static current consumption in digital CMOS circuits on process related variability.
6
Bezpieczeństwo systemów informatycznych
51%
Wach A.
|
2001
|
tom nr 146
86-89
7
Znajdowanie skuteczności pierścienia testującego metodą symulacji modeli ISCAS
51%
Kopeć M.
|
1998
|
tom Vol. 39, nr 7-8
26-30
PL
W artykule opisano symulator układów cyfrowych pracujący na komputerze typu PC opierający się na przekształcaniu (kompilacji) struktury testowanego układu na kod procesora 80x86. Zaletą przedstawionej metody jest olbrzymia szybkość symulacji przy niewielkich wymaganiach pamięciowych. Zaletą symulatora jest również jego modułowa konstrukcja pozwalająca na łatwe zmiany symulowanych struktur. Możliwości symulatora zilustrowano na przykładzie pierścienia testującego i modeli typu ISCAS.
EN
The paper presents simulator of digital networks working on a PC-compatible computer. It is based on transformation (compilation) of the structure of unit under test to a 80x86 machine executable code. The presented approach results in a high speed of simulation and low memory requirements, as well. The results of simulation of ISCAS models and Circular Self-Test Path are also included.
8
Content available remote Hybrydowa metoda ewolucyjnej optymalizacji kombinacyjnych układów cyfrowych
51%
Słowik A.
|
2009
|
tom R. 85, nr 11
156-159
PL
W artykule przedstawiono hybrydową metodę minimalizacji liczby tranzystorów w kombinacyjnych układach cyfrowych. W proponowanej metodzie połączono system SIS z algorytmem ewolucyjnym. Dzięki temu możliwe jest optymalizowanie układów o większej liczbie wejść niż w przypadku tradycyjnej ewolucyjnej optymalizacji. Proponowaną metodę zastosowano do optymalizacji liczby tranzystorów w wybranych z literatury układach testowych. Otrzymane wyniki porównano z rezultatami otrzymanymi przy użyciu tradycyjnych metod.
EN
In this paper hybrid method of minimization of transistor count in combinational digital circuits is presented. In proposed method, SIS system is combined with evolutionary algorithm. Due to this hybridization, circuits having higher number of inputs can be faster optimized than using standard evolutionary method. Proposed method is used to optimization of transistor count in test circuits chosen from literature. Results obtained using described method are compared with results obtained using standard optimization methods.
9
Content available remote Zastosowanie algorytmu ewolucyjnego do minimalizacji poboru mocy podczas testowania układów cyfrowych
51%
Słowik A.
|
2009
|
tom R. 85, nr 11
153-155
PL
W artykule przedstawiono hybrydową metodę minimalizacji poboru mocy podczas testowania układów cyfrowych. W proponowanym podejściu zastosowano wykorzystanie systemu MINTEST do generowania zbioru wektorów testujących, których kolejność następnie porządkowano przy użyciu algorytmu ewolucyjnego w celu zmniejszenia poboru mocy podczas procesu testowania układu cyfrowego. Przy użyciu proponowanej metody dokonano doboru zbioru wektorów testowych dla przykładowych układów cyfrowych wybranych z literatury. Otrzymane rezultaty porównano z wynikami otrzymanymi przy użyciu innych metod.
EN
In this paper hybrid method of minimization of power consumption during digital circuit testing is presented. In proposed approach system MINTEST is used to generation of set of testing vectors. These vectors are reordered using evolutionary algorithm in order to decrease the power consumption during digital circuit testing. Selection and reordering of testing vectors for exemplary digital circuits chosen from literature are performed using proposed method. Results obtained using proposed approach are compared with results obtained using other methods.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.