Wyniki wyszukiwania - Biblioteka Nauki

Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl

Ograniczanie wyników

Znaleziono wyników: 4

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: układ cyfrowy

Sortuj według:

Ogranicz wyniki do:

Hierarchical residue number systems with small moduli and simple converters

100%

Tomczak T.

tom Vol. 21, no 1

173-192

In this paper, a new class of Hierarchical Residue Number Systems (HRNSs) is proposed, where the numbers are represented as a set of residues modulo factors of 2k š 1 and modulo 2k. The converters between the proposed HRNS and the positional binary number system can be built as 2-level structures using efficient circuits designed for the RNS (2k - 1, 2k, 2k +1). This approach allows using many small moduli in arithmetic channels without large conversion overhead. The advantages resulting from the use of the proposed HRNS depend on the possibility of factorisation of moduli [...].

Sprzętowa realizacja algorytmów obliczeniowych w układach cyfrowych

67%

Szecówka P. M.

tom Vol. 48, nr 10

18-22

Opisano metodologię projektowania układów cyfrowych realizujących algorytmy obliczeniowe. Omówiono podstawowe konfiguracje układów synchronicznych oraz naszkicowano praktyczne przykłady sprzętowych realizacji sieci neuronowych i algorytmów DSP. Przedstawiono analizy szybkości i złożoności poszczególnych wersji układów, jako ilustrację dylematu szybkość-rozmiar.

The paper describes contemporary methodology of digital circuits design. The canonic configurations of synchronous designs are described. Several architectures of circuits implementing computational algorithms are presented, with focus on neural networks and DSP. Complexity and speed of proposed solutions are presented, referring to the commonly recognized speed-size tradeoff.

CORDIC and SVD implementation in digital hardware

67%

Szecówka P. M. , Malinowski P.

2010

tom Vol. 51, nr 11

26-29

Singular Value Decomposition (SVD) is classified among the most effective numeric methods of matrices inversion. The paper presents a study of hardware implementation of SVD and CORDIC algorithms. Various digital architectures were proposed and compared, including low-cost sequential and high-performance pipelined solutions. Fixed point and floating point arithmetic was considered. The concepts were implemented in VHDL, verified and synthesized with Xilinx tools. Selected approach was physically implemented and tested.

Algorytm SVD (Singular Value Decomposition) jest zaliczany do najbardziej efektywnych metod pozwalających odwracać macierze. Artykuł opisuje próbę sprzętowej realizacji algorytmów CORDIC i SVD. Rozważono szereg architektur - warianty bardzo oszczędne sekwencyjne, a także rozwiązania pozwalające uzyskać wysoką wydajność obliczeniową, z przetwarzaniem potokowym. Porównano także rezultaty uzyskane przy zastosowaniu arytmetyki stało- i zmiennoprzecinkowej. Koncepcje zostały zaimplementowane w języku opisu sprzętu (VHDL) poddane weryfikacji i syntezie za pomocą narzędzi Xilinx. Niektóre warianty zostały przetestowane fizycznie.

Sprzętowa realizacja filtrów konwolucyjnych w układach cyfrowych

67%

Góra J. , Szecówka P. M.

tom Vol. 50, nr 9

157-161

Studium sprzętowej realizacji filtrów konwolucyjnych FIR w układach cyfrowych. Artykuł omawia szeroki wachlarz właściwości funkcjonalnych, jakie można uzyskać poprzez wybór odpowiedniej architektury układu cyfrowego, a tym samym dylematy związane z szybkością przetwarzania danych, częstotliwością taktowania, zużyciem zasobów, a także przewidywanym poborem mocy. Zademonstrowano możliwości implementacji znanych mechanizmów przetwarzania równoległego i potokowego we własnych konstrukcjach. Przeprowadzone rozważania zilustrowano serią projektów, obejmujących kodowanie w języku opisu sprzętu (VHDL), weryfikację funkcjonalną i syntezę do układów programowalnych FPGA.

The paper is focused on hardware implementation of convolution filters (FIR) in programmable digital circuits. It shows the wide horizon of functional properties available depending on digital architecture applied. The classic trade-offs, concerning the data processing speed, clock frequency, size and power consumption are discussed. Well known mechanisms of concurrent and pipelined processing are presented as extremely efficient solutions, naturally available in the individual constructions of logic circuits for OSP. Theoretical considerations are illustrated by series of projects, involving VHOL coding, functional verification and synthesis for FPGA.