Wyniki wyszukiwania - Biblioteka Nauki

1

System dwuprocesorowy do sterowania licznikiem czasu w układzie SoC

100%

Gołaszewski M. , Sondej T.

|

tom R. 54, nr 8

469-471

PL

W artykule przedstawiono problematykę projektowania systemów wieloprocesorowych jako zintegrowanych systemów cyfrowych (SoC - ang. System-on-Chip). Opisano zaprojektowany system, składający się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. Wymiana danych pomiędzy procesorami realizowana jest za pomocą pamięci współdzielonej.

EN

This paper presents issues of designing and implementing FPGA-based multiprocessor systems. Practical example consists of two softcore processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80 ps resolution. The first processor runs as server, providing communication and supervision of the system via Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.

2

Układ arbitrażu z pełną rotacją priorytetów do najniższego dla systemu wieloprocesorowego

84%

Taborek K. , Hrynkiewicz E. , Pogoda Z.

|

tom Vol. 48, nr 11

93-96

PL

Opisany układ arbitrażu został zaprojektowany dla klasycznego systemu wieloprocesorowego ze wspólną pamięcią i dzieloną w czasie magistralą. W arbitrażu tym został zaimplementowany algorytm arbitrażu nazwany "pełna rotacja priorytetów do najniższego". Układ arbitrażu zaprojektowano w formie modułowej i może on być rozbudowywany. Dzięki odpowiednim rozwiązaniom sprzętowym ma on prostą strukturę logiczną i może być łatwo implementowany w strukturach programowalnych FPGA. Został również zaprezentowany model kolejkowy systemu wieloprocesorowego z przedmiotowym arbitrem. Na podstawie tego modelu możliwe było wyliczenie wydajności systemu wieloprocesorowego.

EN

The paper presents an arbitration circuit that was designed for the classical multiprocessor system with a common memory and a timesharing bus. In this arbiter was implemented the arbitration algorithm which was called "full rotation of priorities to the lowest one". The arbitration circuit was designed as modular and expandable. Thanks to proper hardware solutions this circuit has generally a simply logic structure. This logic structure was implemented in FPGA. Operation of the arbiter in the multiprocessor system was described. Block diagrams of all parts of the arbitration circuit were shown. A queueing model of the multi-processor system with the arbiter was presented. Thanks to this model, it was possible to predict performance of this system.

3

Algorytmy i metody dwuprocesorowego sterowania precyzyjnym licznikiem czasu

84%

Sondej T. , Gołaszewski M.

|

tom Vol. 57, nr 4

309-326

PL

W artykule przedstawiono projekt oprogramowania systemu wieloprocesorowego, składającego się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. W artykule przedstawiono również opis projektu sprzętowego oraz problem komunikacji pomiędzy procesorami w systemie wieloprocesorowym.

EN

This paper presents issues of designing and implementing soft ware for multiprocessor systems. Practical example consists of two soft core processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80-ps resolution. The first processor runs as a server, providing communication and supervision of the system via the Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.

4

Harmonogramowanie statyczne zależnych zadań obliczeniowych w homogenicznym systemie wieloprocesorowym

84%

Banul A. , Wala K.

|

tom z. 150

13-18

PL

Przedstawiono model formalny statycznego problemu harmonogramowania zależnych zadań obliczeniowych w homogenicznym systemie wieloprocesorowym. Opisano sześć algorytmów konstrukcyjnych harmonogramowania, a następnie, biorąc pod uwagę szereg ważnych kryteriów oceny jakości, zaprezentowano wyniki badań komputerowych ich efektywności.

EN

A formal model of static scheduling problem of dependent computational tasks in homogeneous multiprocessor system is presented. We give a description of six constructive scheduling algorithms and than, taking into account a number of important efficiency criteria, we picture the results of computational investigations of their performance.

5

Sieć Rotująca Omega z mechanizmem CSMA

67%

Kościelnik D.

|

tom T. 21, z. 2

172--182

PL

Możliwość wykorzystywania sieci komunikacji międzyprocesorowej przez aplikacje czasu rzeczywistego znacznie poszerza obszar zastosowań takich systemów transmisyjnych. Programy kontrolno-sterujące pracujące w czasie rzeczywistym wymagają, aby generowane i odbierane przez nie komunikaty byty przenoszone przez sieć z opóźnieniem znacznie mniejszym od zakładanego czasu reakcji jednostki sterującej na zaistniałe sytuacje. Podstawowa konfiguracja sieci Rotująca Omega oraz jej udoskonalona wersja, wyposażona w protokół szczelinowy, nie zawierają mechanizmów pozwalających zagwarantować wybranej grupie wiadomości odpowiednio wysoką jakość obsługi. Dlatego podjęto próbę opracowania nowego protokołu transmisyjnego, wykorzystującego tę samą strukturę pierścienia transmisyjnego i jednocześnie spełniającego wymagania stawiane przez aplikacje czasu rzeczywistego. Artykuł zawiera opis nowej wersji protokołu transmisyjnego wyposażonego w mechanizm CSMA. Charakterystyczną cechą proponowanego rozwiązania jest wprowadzenie zróżnicowania klas obsługiwanych wiadomości, zapewniającego wybranym klasom uzyskiwanie pierwszeństwa w dostępie do wspólnego kanału podkładowego. W artykule zamieszczono także najważniejsze z wyników przeprowadzonych badań symulacyjnych, dokonując jednocześnie porównania ich z rezultatami otrzymanymi dla wcześniejszych rozwiązań.

EN

Possibility of using of the inter-processor communication network by the real-time applications extends considerably the applications area of such transmission systems. Control programs working in real-time require that the generated and received messages are transferred by the network with a delay considerably smaller than the expect reaction time of the control unit at the incoming events. Basis configuration of the Rotating Omega network as well as its improved version fit with the slotted protocol do not include the mechanisms that could guarantee the suitably high quality service to the chosen group of messages. That is the reason why the attempt was made to develop a new transmission protocol, making use of the same transmission ring structure and simultaneously meeting the requirements of the real-time applications. The paper contains a description of the new version of the transmission protocol, equipped with CSMA. Characteristic feature of the proposed solution is the introduction of diversity of the supported messages, ensuring for the chosen ones the priority in access of the common transmission channel. The paper presents the most important results of the simulations, compared with the previously obtained results for the earlier solutions.