Wyniki wyszukiwania - Biblioteka Nauki

1

Wyznaczanie rozkładu geograficznego potencjalnego zagrożenia w oparciu o zebrane zablokowane adresy IP z pliku hosts.deny

100%

Wołoszyn J.

|

tom (11) 2016

161-166

PL

Rozwiązania serwerowe oparte na systemach linuxowych pozwalają zablokować zdalny dostęp do swoich zasobów poprzez wpisanie adresu IP do pliku /etc/hosts.deny. Jest to skuteczna metoda pozwalająca na blokadę szczególnie uciążliwych klientów, których zamiary są bliżej nieokreślone. W tym artykule przedstawiono przykład zamiany pozyskanych adresów IP na powiązane z nimi położenie geograficzne, celem uzyskania rozkładu geograficznego potencjalnego zagrożenia.

EN

Server solutions based on systems Linux boxes allow to block remote access to their resources by typing the IP address into the /etc/hosts.deny file. This is an effective method of blocking a particularly onerous customers whose intentions are vague. This article is an example of the conversion of obtained IP addresses to related geographical locations to obtain the geographical distribution of potential danger

2

Pipelined architectures for the frequency domain linear equalizer

100%

Glentis G. O. , Georgoulakis K.

|

tom Vol. 16, no 4

525-535

EN

In this paper, novel pipelined architectures for the implementation of the frequency domain linear equalizer are presented. The Frequency Domain (FD) LMS algorithm is utilized for the adaptation of equalizer coefficients. The pipelining of the FD LMS linear equalizer is achieved by introducing an amount of time delay into the original adaptive scheme, and following proper delay retiming. Simulation results are presented that illustrate the performance of the effect of the time delay introduced into the adaptation algorithm. The proposed architectures for efficient pipelining of the FD LMS linear equalization algorithm are suitable for implementation on special purpose hardware by means of the ASIC, ASIP or FPGA VLSI processors.

3

Deadlock detection in networks of automata communicating via flags

84%

Karatkevich A.

|

tom R. 86, nr 9

126-129

EN

A range of digital systems can be represented as the state machine networks in which FSMs communicate with the help of flip-flops. The article presents a method of detecting possible deadlocks in such networks. The method is illustrated by applying it to a project of a pipeline processor.

PL

Szereg systemów cyfrowych może być prezentowany w postaci połączonych automatów stanów, które komunikują się ze sobą przy pomocy przerzutników. W artykule opisano metodę wykrywania możliwych zakleszczeń w takich systemach. Metoda została zilustrowana przykładem jej zastosowania do projektu procesora z potokowym przetwarzaniem danych.

4

Oparty o cyfrowe układy reprogramowalne i analogowe wzmacniacze mocy system kompensacji odkształceń wnęk nadprzewodzących w akceleratorach liniowych

67%

Przygoda K. , Poźniak T.

|

tom R. 54, nr 8

598-601

PL

Podczas pracy impulsowej akceleratora, komory nadprzewodzące ulegają odkształceniom. Do ich kompensacji stosowane są piezoelektryczne elementy wykonawcze sterowane przez wzmacniacze mocy. Jest to część analogowa systemu. Do części cyfrowej zalicza się kontroler oparty o reprogramowalne układy cyfrowe. Wzmacniacze mocy wzmacniają sygnał korekcyjny do poziomu umożliwiającego wysterowanie elementów wykonawczych, zaś kontroler wylicza odpowiedź wnęk na ten sygnał. Wszystkie bloki obliczeniowe zostały zoptymalizowane pod względem zajętości zasobów układu reprogramowalnego. Artykuł przedstawia wyniki testów opisywanego systemu w środowisku akceleratora liniowego FLASH.

EN

The Superconducting (SC) cavities are deformed during the pulse operation of the linear accelerators. Power amplifiers together with piezoelectric actuators are used for the compensation purpose as an analog parts of the system. The digital part consists of dedicated control board - Simcon DSP based on FPGA device Virtex II Pro from Xilinx. The power amplifiers - Piezo Drivers are used to amplify the correction signal with the proper voltage levels allowing to drive the actuators. The cavities' response for compensation signal - detuning is calculated by digital controller. The computation blocks were optimized to meet available FPGA resources and latency of 10 ns. The detuning result will be applied for closed feedback operation of the controller. The paper presents the recent development of the system and performed tests in FLASH (Free Electron Laser in Hamburg) accelerator.

5

Time predictable systems based on pipeline processor with interleaving of hardware threads

67%

Golly Ł. , Pułka A.

|

2013

|

tom Vol. 54, nr 12

36-40

EN

The paper presents the microarchitecture of highly predictable real-time systems based on pipeline processor with the idea of thread interleaving. The abstract model of such to real-time electronic embedded systems is given. The authors put their main efforts to obtain highly repeatable and time predictable applications with strong timing requirements. The problem is presented and analyzed on high level abstract models implemented in SystemC – a modern tool for electronic embedded systems design and prototyping. The paper investigates issues concerning the threads’ communication with the memory system. A special threads suspending mechanism has been proposed. The presented issues have been analyzed on various examples of multitasks’ scenarios composed of set of worst case Mälardalen benchmark programs (WCET ). The optimal scheduling scenarios with flexible usage of available resources with respect to the timing constraints have been analyzed. The presented methodology proved to be a good tool for high level system models analysis.

PL

Artykuł przedstawia mikroarchitekturę przewidywalnego czasowo systemu opartą na procesorze potokowym, w którym zastosowano ideę przeplotu wątków. Przedstawiono abstrakcyjny model takiego procesora zastosowanego do aplikacji pracujących w elektronicznych systemach wbudowanych czasu rzeczywistego. Autorzy położyli główny nacisk na uzyskanie wysoce powtarzalnego i przewidywalnego czasowo systemu pracującego przy silnych wymaganiach czasowych. Problem został przeanalizowany na modelach zaimplementowanych na wysokim poziomie abstrakcji w języku SystemC. W artykule przeprowadzono również badania dotyczące zagadnień komunikacji wątków z systemem pamięci. Zaproponowano specjalny mechanizm zawieszania pracy wątków. Omawiane zagadnienia zostały przedstawione na przykładach wielozadaniowych scenariuszy złożonych z zbioru standardowych wzorcowych algorytmów Mälardalen przeznaczonych do czasowej analizy najgorszego przypadku (WCET ). Dokonano analizy optymalnych scenariuszy harmonogramowania zadań z elastycznym wykorzystaniem dostępnych zasobów przy narzuconych wymaganiach czasowych. Zaprezentowana metoda pokazała, że stanowi dobre narzędzie analizy modeli systemów wysokiego poziomu.