Wyniki wyszukiwania - Biblioteka Nauki

Ten serwis zostanie wyłączony 2025-02-11.

Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl

Ograniczanie wyników

2 Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: post quantum cryptography

Sortuj według:

Ogranicz wyniki do:

Wpływ parametrów sieci typu Tree Parity Machine na bezpieczeństwo Algorytmu wyrównującego wagi

100%

Stypiński M.

tom nr 4

81--84

Znaczący postęp w technologii obliczeń z wykorzystaniem komputerów kwantowych jest ogromnym zagrożeniem dla obecnie wykorzystywanej kryptografii asymetrycznej. Sieci neuronowe typu Tree Parity Machine są alternatywnym algorytmem uzgodnienia klucza kryptograficznego. W ostatnim czasie zaproponowano szereg rozwiązań usprawniających właściwości klucz kryptograficznego otrzymanego z wykorzystaniem wspomnianego rozwiązania. Celem tego artykułu jest zbadanie zależności pomiędzy bezpieczeństwem usprawnień sieci Tree Parity Machine, a jej parametrami i rozmiarem.

Significant advancements in quantum computing technology pose a major threat to currently used asymmetric cryptography. Tree Parity Machines are an alternative algorithm for cryptographic key agreement. Recently, several solutions have been proposed to enhance the properties of cryptographic keys obtained using this approach. The aim of this article is to investigate the relationship between the security of Tree Parity Machine network improvements and its parameters and size.

Sprzętowa akceleracja algorytmu przesiewania kraty

100%

Andrzejczak M. , Paszkiewicz A.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

2021

tom nr 1

20--26

W artykule podjęto próby akceleracji sprzętowej algorytmu przesiewania kraty – algorytmu Gaussa, wykorzystywanego do rozwiązania problemu najkrótszego wektora w kracie algebraicznej. Użyty algorytm cechuje wykładnicza złożoność pamięciowa. Jest to główna przeszkoda na drodze do efektywnej akceleracji sprzętowej ze względu na ograniczoną dostępność pamięci w układach programowalnych oraz kosztowny czasowo transfer danych pomiędzy układami FPGA a magazynem danych. Rozwiązano problem ograniczonej pamięci oraz spowalniającej transmisji danych przez odpowiednie zmiany w konstrukcji algorytmu, wyspecjalizowaną architekturę akceleratora sprzętowego oraz zastosowanie technik buforowania danych, co zapewniło uzyskanie znacznego przyspieszenia dla wykorzystanego algorytmu.

In this paper we try to accelerate lattice sieving with FPGAs to solve Shortest Vector Problem. Used algorithm has exponential memory requirements and this is the main bottleneck in efficient hardware implementation, due to memory size limitations and communication bandwidth between FPGA and storage. We solve these problems with appropriate changes in algorithm and specialized hardware architecture adopting caching techniques, which lead to achieve significant speed-up for chosen algorithm.