Wyniki wyszukiwania - Biblioteka Nauki

Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: magnetic tunnel junction

Sortuj według:

Ogranicz wyniki do:

Microstructure and texture of Ir-Mn based magnetic tunnel junctions

100%

Kanak J. , Stobiecki T. , Reiss G. , Bruckl H.

tom Vol. 50, iss. 2

295-301

Magnetic tunnel junctions (MTJs) with the structure: substrate Si(100)/SiOx 47nm/system of seed-buffer layers /IrMn 12nm/CoFe 15nm/AlOx 1.4nm/NiFe 3nm/Ta 5nm were prepared with four different buffers: (a) Cu 25nm, (b) Ta 5nm/Cu 25nm, (c) Ta 5nm/Cu 25nm/Ta 5nm/Cu 5nm and (d) Ta 5nm/Cu 25nm/Ta 5nm/NiFe 2nm/Cu 5nm in order to enhance crystal texture of the MTJs. The annealed in vacuum at 275C junctions were characterized by XRD &Theta-2&Theta-scans, rocking curve (&omega- scans) and pole figures, in order to establish the correlation between texture and magnetic exchange bias coupling of IrMn/CoFe. The texture degree in the stack of MTJ depends on material, which was used for the buffer layers, and sequence of the layers. The strongest texture has been obtained if the seed layer of Ta was used (buffer (b)). The multilayer stack is textured in columnar-like fashion, which produces roughness. It was found, from the analysis of magnetic hysteresis loops and rocking curves of the CoFe layer, that the exchange bias and coercivity fields of CoFe pinned layer increase about two times in the case of using strong textured seed-buffer system (b). The design of seed-buffer layers allows to optimize the exchange bias coupling in magnetoelectronics devices.

Magnetyczne złącza tunelowe o strukturze wielowarstwowej: podłoże Si(100)/SiOx 47nm/warstwy buforowe /IrMn 12nm/CoFe 15nm/AlOx 1.4nm/NiFe 3nm/Ta 5nm zostały napylone z użyciem czterech różnych układów warstw buforowych: (a) Cu 25nm, (b) Ta 5nm/Cu 25nm, (c) Ta 5nm/Cu 25nm/Ta 5nm/Cu 5nm oraz (d) Ta 5nm/Cu 25nm/Ta 5nm/NiFe 2nm/Cu 5nm w celu poprawy tekstury złącza. Na złaczach wygrzanych w próżni w temperaturze 275°C wykonano pomiary dyfrakcyjne: pomiar &Theta-2&Thetaž, pomiar &omega (rocking curve) oraz pomiar figur biegunowych w celu wyznaczenia korelacji pomiedzy tekstura a magnetycznym sprzężeniem wymiennym pomiedzy warstwami IrMn i CoFe. Stopień steksturowania złącza zależy od materiałów zastosowanych na warstwy buforowe jak również od sekwencji ich ułożenia. Najsilniejszą teksturę otrzymano dla bufora typu (b) z warstwą Ta naniesioną bezposrednio na podłoże. Warstwy rosną w postaci kolumn, które generują szorstkości. Z korelacji pomiarów magnetycznych oraz pomiaru rocking curve otrzymano, że wymienne sprzężenie magnetyczne typu exchange bias miedzy warstwami CoFe i IrMn oraz pole koercji wzrastają dwukrotnie w przypadku użycia silnie steksturowanego bufora (b). Wybór własciwego układu warstw buforowych pozwala na optymalizacje sprzężenia exchange bias w wielowarstwowych urządzeniach magnetoelektroniki.

Thermal assisted switching magnetic tunnel junctions as FPGA memory elements

59%

Silva V. , Fernandes J. R. , Oliveira L. B. , Neto H. C. , Ferreira R. , Freitas S. , Freitas P. P.

tom Vol. 1, nr 1

31-36

This paper presents our research and development work on new circuits and topologies based on Magnetic RAM for use as configuration memory elements of reconfigurable arrays. MRAM provides non volatility with cell areas and with access speeds comparable to those of SRAM and with lower process complexity than FLASH memories. The new memory cells take advantage of the Thermal Assisted Switching (TAS) writing technique to solve the drawbacks of the more common Field Induced Magnetic Switching writing technique. The CMOS circuit structures to implement the main components for reading and writing the MTJ cells have been developed, characterized and evaluated. A scaled down prototype of a coarse grain reconfigurable array that employs the TAS-MRAM elements as configuration memory has been designed and electrically simulated pre- and post- layout. The results obtained for all the circuit elements, namely the storage cells and the current generators, indicate that the new configuration memory cells can provide a very promising technological solution for run-time reconfigurable hardware devices. The prototype has been manufactured using a standard process 0.35μm 4-Metal CMOS process technology and should be under test in the foreseeable future.