Wyniki wyszukiwania - Biblioteka Nauki

1

Design of Low–power 4-bit Flash ADC Using Multiplexer Based Encoder in 90nm CMOS Process

100%

Shylu Sam D. S. , Sam Paul P. , Jeba Jingle D. , Mano Paul P. , Samuel J. , Reshma J. , Sudeepa P. S. , Evangeline G.

|

tom Vol. 68. No. 3

565--570

EN

This work describes a 4-bit Flash ADC with low power consumption. The performance metrics of a Flash ADC depend on the kind of comparator and encoder used. Hence openloop comparator and mux-based encoder are used to obtain improved performance. Simulation results show that the simulated design consumes 0.265mW of power in 90nm CMOS technology using cadence-virtuoso software. The circuit operates with an operating frequency of 100MHz and a supply voltage of 1V.

2

FSM state merging for low power

100%

Salauyou V.

Measurement Automation Monitoring

|

2015

|

tom Vol. 61, No. 7

337--339

EN

A method of finite state machine (FSM) minimization for low power by merging FSM internal states is considered. The general algorithm for the minimization of FSM power consumption by means of merging two states is presented. The algorithm of the merging possibility of two states and the actual algorithm merging of two states for incompletely specified Mealy FSMs are given. In the conclusions, the possible directions of development of this approach are specified.

3

A Modified Signal Feed-Through Pulsed Flip-Flop for Low Power Applications

88%

Panahifar E. , Hassanzadeh A.

|

tom Vol. 63, No. 3

241--246

EN

In this paper a modified signal feed-through pulsed flip-flop has been presented for low power applications. Signal feed-through flip-flop uses a pass transistor to feed input data directly to the output. Feed through transistor and feedback signals have been modified for delay, static and dynamic power reduction. HSPICE simulation shows 22% reduction in leakage power and 8% of dynamic power. Delay has been reduced by 14% using TSMC 90nm technology parameters. The proposed pulsed flip-flop has the lowest PDP (Power Delay Product) among other pulsed flip-flops discussed.

4

Electroactive polymers : harvesting energy from walking

75%

Klimiec E. , Zaraska W. , Gąsiorowski K. , Sadowski T. , Pajda M.

Elektronika : konstrukcje, technologie, zastosowania

|

2008

|

tom Vol. 49, nr 2

68-71

EN

Piezoelectric polymers film materiał allows for the conversion of mechanical energy applied to the materiał into electrical energy that can be used for supplying energy to electronic devices. While this method does not allow obtaining large useful power, recent advances in electronic technology, in particular wide availability of submicron low-power CMOS processes, have madę feasible the idea of using EAPs as power converters for human powered electronics. This concept allows to overcome the necessity of using battery as a power source, which is one of the main obstacles to widespread adoption of wearable computing devices. Of particular interest is harvesting energy from walking, which can be achieved by using an EAP shoe insole. This is presented in this paper. Maximum power has been calculated that can be drawn from walking energy owing to application of an PP-PE piezoelectric element. The amount of electric energy obtained from a PE-PP foil of a thickness of 11,5 µm for a single step of a duration of 1 s - that is equivalent to a frequency of 1 Hz - amounts to 340 nJ.

PL

Za pomocą polimerowych warstw piezoelektrycznych można przeprowadzić konwersję energii mechanicznej w energię elektryczną, która zasili urządzenia elektroniczne. Mimo że uzyskiwana w ten sposób moc nie jest duża, nowe osiągnięcia w dziedzinie technologii CMOS umożliwiają zastosowanie elektroaktywnych polimerów (EAP) jako przetworników energii pochodzącej z ruchu człowieka w energię elektryczną zasilającą urządzenia. Umożliwia to wyeliminowanie baterii jako źródła zasilania, co rozwiązuje jeden z głównych problemów w rozwoju komputerowej elektroniki przenośnej. Szczególnie interesujące jest uzyskiwanie energii z chodzenia, co zostało przeprowadzone za pomocą wkładki do butów z piezoelektryczną warstwą folii PE-PP i przedstawione w artykule. Obliczono maksymalną moc, jaką można otrzymać z energii chodzenia przy zastosowaniu piezoelektrycznego elementu polietylen-polipropylen (PE-PP). Wartość energii elektrycznej jaką uzyskano z jednej 11,5 µm warstwy folii PE-PP dla jednego kroku o czasie trwania 1 s, co odpowiada 1 Hz, wynosi 340 nJ.

5

Low power dynamic comparator design in 90nm technology

75%

Aneesh K. , Divya P. S. , Manoj G. , Vijila M.

Przegląd Elektrotechniczny

|

2023

|

tom R. 99, nr 8

161--164

EN

This work proposes a dynamic comparator design for biomedical signal acquisition. The circuit consumes 4.598uW of power and the propagation delay is found as 39.26ps.The offset voltage variation is 1.33mV, which is the best amongst contemporary designs. The design is simulated using 90nm CMOS scale technology. The designed circuitry of the system is having only 11 number of transistors which make the system more optimised for real time application. The layout area of the design is found as 20.76um2.The circuit is simple, linear and area efficient and this makes it suitable for low power applications.

PL

W tej pracy zaproponowano projekt dynamicznego komparatora do akwizycji sygnału biomedycznego. Obwód zużywa 4,598 uW mocy, a opóźnienie propagacji wynosi 39,26 ps. Zmienność napięcia przesunięcia wynosi 1,33 mV, co jest najlepszym wynikiem wśród współczesnych projektów. Projekt jest symulowany przy użyciu technologii skali CMOS 90 nm. Zaprojektowany obwód układu ma tylko 11 tranzystorów, co sprawia, że układ jest bardziej zoptymalizowany do zastosowań w czasie rzeczywistym. Powierzchnia układu projektu wynosi 20,76 um2. Obwód jest prosty, liniowy i efektywny powierzchniowo, dzięki czemu nadaje się do zastosowań o niskim poborze mocy.

6

Low power BIST

75%

Puczko M.

Measurement Automation Monitoring

|

2015

|

tom Vol. 61, No. 7

323--326

EN

In the last years designers have mainly concentrated on low power consumption in mobile computing devices and cellular phones. In this paper, new solutions for reducing the switching activity of BIST environment for the scan-organized Built-In Self-Test (BIST) architectures is presented. The key idea behind this technique is based on the design of a new structure of LFSR to generate more than one pseudo random bit per one clock pulse. Theoretical calculations were hardware verified in two digital system design environments: WebPACK ISE by Xilinx and Quartus II by Altera. Power consumption measure tools were Xilinx XPower and Altera PowerPlay Power Analyzer Tool. The practical verification covers the power consumption of the Test Pattern Generator (TPG) as well as the complete BIST. The obtained results are over a dozen percent better compared to similar works.

7

Design and Noise Analysis of a Novel Auto-Zeroing Structure for Continuous-Time Instrumentation Amplifiers

75%

Maréchal S. , Nys O. , Krummenacher F. , Chevroulet M. , Kayal M.

International Journal of Electronics and Telecommunications

|

2013

|

tom Vol. 59, No. 4

397-404

EN

This paper introduces a low-noise, low-power amplifier for high-impedance sensors. An innovative circuit using an auto-zeroed architecture combined with frequency modulation to reject offset and low-frequency noise is proposed and analysed. Special care was given to avoid broadband noise aliasing and chopping in the signal path, and to minimize both the resulting equivalent input offset voltage and equivalent input biasing current. The theoretical noise analysis of the proposed topology covers most of the noise sources of the circuit. Simulations show that the input-referred noise level of the circuit is 13.4nV/√Hz for a power consumption of 85µA with a power supply from 1.8V to 3.6V.

8

Techniki zmniejszania poboru mocy wykorzystywane podczas wbudowanego samotestowania

63%

Puczko M. , Murashko I.

Pomiary Automatyka Kontrola

|

2006

|

tom R. 52, nr 6 bis

56-58

PL

W badaniach przeprowadzono próbę obniżenia rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.

EN

The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.

9

A new architecture of thermometer to binary code encoder for 4 - bit FLASH ADC in 45nm CMOS process

63%

Sam D. S. S. , Paul P. S. , Reddy G. K. K. , Manideep N. , Venkatesh N. C. , Manideep P. D. S.

Przegląd Elektrotechniczny

|

2023

|

tom R. 99, nr 11

188--191

EN

In this work, a new architecture of Thermometer to Binary Encoder is designed in 45nm CMOS Technology for 4-bit FLASH ADC. The Thermometer code is converted to intermediate gray code and then to binary code in the proposed encoder. The 4-bit FLASH ADC is integrated with the proposed low –power encoder, Double-tail Dynamic Comparator and resistive ladder networks. Simulation results show that the proposed encoder consumes 119μW power with 1V supply voltage. The 4-bit FLASH ADC consumes less power when compared with the conventional ADCs.

PL

W tej pracy zaprojektowano nową architekturę termometru do kodera binarnego w technologii 45nm CMOS dla 4-bitowego FLASH ADC. Kod termometru jest konwertowany na pośredni kod Graya, a następnie na kod binarny w proponowanym enkoderze. 4-bitowy FLASH ADC jest zintegrowany z proponowanym koderem małej mocy, dwustronnym komparatorem dynamicznym i rezystancyjnymi sieciami drabinkowymi. Wyniki symulacji pokazują, że proponowany enkoder pobiera moc 119μW przy napięciu zasilania 1V. 4-bitowy FLASH ADC zużywa mniej energii w porównaniu z konwencjonalnymi przetwornikami ADC.

10

A 2.3-dB NF CMOS low voltage LNA optimized for medical applications at 600MHz

63%

Borrego R.

International Journal of Microelectronics and Computer Science

|

2013

|

tom Vol. 4, nr 3

87--91

EN

In this paper it is presented a balun LNA, with voltage gain control that combines a common-gate and common-source stage, in which transistors biased in triode region replace the resistive loads. This last approach in conjunction with a dynamic threshold reduction technique allows a low supply voltage operation. Furthermore, a signiﬁcant chip area reduction can be exploited by adopting an inductor-less configuration. Simulations results with a 130 nm CMOS technology show that the gain is up to 19.3 dB and the NF is below 2.3 dB. The total dissipation is 4 mW, leading to an FOM of 2.26 for 0.6 V supply.

11

A soft switched single ended primary inductor converter power factor correction circuit for low power applications

63%

Mahafzah K. A. , Al Azzam Q. , Altawil I.

Przegląd Elektrotechniczny

|

2022

|

tom R. 98, nr 7

25--29

EN

The current study aims at investigating a Single Ended Primary Inductor Converter Power Factor Correction (SEPIC PFC) circuit of low power applications such as the adapters of laptops and mobiles. The SEPIC PFC is designed in CRitical Conduction Mode (CRM) to drive 30W load. A closed loop control circuit is designed to maintain 15V-DC constant output voltage with Constant On Time (COT). The designed circuit is validated by LTSPICE software with a switching frequency up to 260kHz. A Zero Current Switching (ZCS) for the power switch is achieved, thus reducing the switching losses. The design considerations of SEPIC PFC are discussed. The simulation results show that the proposed design has nearly a unity power factor and a satisfying efficiency result over the line voltage range.

PL

Obecne badanie ma na celu zbadanie obwodu korekcji współczynnika mocy konwertera indukcyjnego z pojedynczą koncówką (SEPIC PFC) w zastosowaniach o niskim poborze mocy, takich jak przejsciówki do laptopów i telefonów komórkowych. SEPIC PFC został zaprojektowany w trybie krytycznego przewodzenia (CRM), aby zasilac obciązenie o mocy 30 W. Obwód sterujący z zamkniętą pętlą jest zaprojektowany do utrzymywania stałego napięcia wyjsciowego 15 V DC przy stałym czasie włączenia (COT). Zaprojektowany obwód jest walidowany przez oprogramowanie LTSPICE z częstotliwoscią przełączania do 260kHz. Osiągnięto przełączanie zerowego prądu (ZCS) dla przełącznika zasilania, zmniejszając w ten sposób straty przełączania. Omówiono zagadnienia projektowe SEPIC PFC. Wyniki symulacji pokazują, ze proponowana konstrukcja ma prawie jedność współczynnika mocy i zadowalający wynik wydajnosci w całym zakresie napięcia linii. (Obwód korekcji współczynnika mocy przekształtnika z przełączaną indukcyjnoscią do zastosowan o małej mocy).

12

Low-power open loop multiply-by-two amplifier with gain-accuracy improved by local-feedback

51%

Gama R. , Galhardo A. , Goes J. , Paulino R. , Neves R. , Horta N.

|

tom Vol. 1, nr 1

19-24

EN

This paper proposes the complete electrical design of a new multiply-by-two amplifier to be readily used in ultra high-speed medium resolution pipeline ADC stages. It is based in a switched-capacitor open-loop structure but with the novelty of having the gain accuracy improved by using an active amplifier with local feedback. Simulation results demonstrate that, with a very low-power dissipation and without employing any digital self-calibration or gain-control techniques, the circuit exhibits, over PVT corner and device mismatches, a dynamic performance and a gain-accuracy compatible with 6-bit level.

13

Dekompozycja sieci działań układów sekwencyjnych w celu obniżenia poboru mocy

51%

Bułatowa I. , Salauyou V. , Matujewicz P.

|

tom R. 60, nr 7

501--503

PL

Opracowana została metoda syntezy układów sekwencyjnych o obniżonym poborze mocy, algorytmy sterowania których opisywane są za pomocą sieci działań. Metoda syntezy polega na dekompozycji sieci działań na fragmenty realizowane w postaci oddzielnych automatów połączonych w dwupoziomową strukturę hierarchiczną. Zmniejszenie poboru mocy osiąga się przez odłączenie sygnału synchronizacji od nieaktywnych w danym momencie automatów. Zaproponowano schemat bramkowania sygnału synchronizacji z wykorzystaniem sygnałów struktury hierarchicznej. Opracowany został algorytm dekompozycji sieci działań na fragmenty realizowane jako komponenty struktury hierarchicznej. Przeprowadzone badania potwierdziły efektywność zaproponowanej metody.

EN

In this paper a method for low-power design of hierarchical structures of sequential circuits specified by the Algorithmic State Machine (ASM) charts is presented. The proposed method uses a decomposition of the original sequential circuit into the smaller automata which are connected in a two-level hierarchical structure topology (Fig.1). A clock-gating approach [4, 5] is used to reduce power consumption of the sequential circuit. Due to this approach the power can be saved by clocking only one automaton of hierarchical structure at a time while the clock to the other automata is gated. As a result, only one automaton of hierarchical structure is active at any time while the others are idle, thus reducing the switching activity and minimizing the power dissipation. The algorithm of decomposition of the ASM chart into the fragments, which are implemented as components of a hierarchical structure, has been developed. The clockgating circuit (Fig. 2) which uses the control signals generated by the hierarchical structure is proposed. The power simulation method used to estimate the power consumption for original and decomposed circuits is described. Experimental results show that the proposed partitioning technique can reduce power consumption, on average 20.31%, over the original undecomposed circuit. An additional power saving is available by using special state encoding which reduces the switching activity of sequential circuits.

14

Study of a High-voltage Switching Power Supply Parameters

51%

Martemianov B. , Ryzhkov A. , Vdovin G. , Martemianov B. , Ryzhkov A. , Vdovin G.

|

nr 4

15

TPG and SA with low power consumption

51%

Puczko M.

|

tom R. 59, nr 10

1040--1045

EN

In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.

PL

Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.