Wyniki wyszukiwania - Biblioteka Nauki

Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl

Ograniczanie wyników

2 2010

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: liczby hiperzespolone

Sortuj według:

Ogranicz wyniki do:

Aspekty algorytmiczne organizacji jednostki procesorowej do mnożenia liczb Cayleya

100%

Tariov A. , Tariova G.

2010

tom Vol. 51, nr 11

104-108

W artykule zostały przedstawione aspekty algorytmiczne organizacji dedykowanej jednostki obliczeniowej przeznaczonej do przyspieszenia procedury wyznaczania iloczynu dwóch liczb Cayleya (oktonionów), reprezentujących obok kwaternionów rozszerzenie algebry liczb zespolonych. Atutem proponowanej struktury jest zredukowana dwukrotnie liczba bloków mnożenia względem naiwnej metody implementacji owej operacji. Przy syntezie omawianej struktury algorytmicznej została zastosowana reprezentacja macierzowa operacji mnożenia oktonionów, co pozwala przedstawić mnożenie liczb Cayleya za pomocą iloczynu wektorowo-macierzowego. Uwzględnienie pewnych relacji pomiędzy elementami tej macierzy pozwala zmniejszyć liczbę operacji mnożenia niezbędnych do realizacji procedury mnożenia oktonionów.

In work the rationalized algorithmic structure of processing unit for Cayley numbers product calculating with the reduced number of multiplications is presented. Since multiplier requires much more hardware than adder, fewer multiplications imply law power. Therefore, reducing the number of multiplications in VlSI processors design is usually a desirable task. This approach allows to lower hardware expenses and creates favorable conditions for effective convolution realization in the reprogrammable platform. The computational procedure for Cayley numbers multiplication is described in matrix notation. This notation enables us to represent adequately the space-time structure of an implemented computational process and directly maps this structure into the hardware realization space. The proposed structure can be successfully applied to accelerate calculations in FPGA based platforms as well as enhance efficiency of hardware in general.

Zracjonalizowany algorytm mnożenia dwóch kwaternionów

72%

Tariov A. , Tariova G.

tom R. 86, nr 9

137-140

W pracy został przedstawiony syntezowany przez autorów zracjonalizowany algorytm mnożenia dwóch kwaternionów wymagający w najbardziej ogólnym przypadku wykonania mniejszej liczby operacji mnożenia w stosunku do bezpośredniego, naiwnego sposobu liczenia.

The rationalized algorithm for two quaternion multiplication which require in the common case of a fewer number of multiplication operations then naive way of computing is presented.