PL
 |
EN
Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 7

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  iterative decoding
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Low Complexity Stopping Rule for Turbo Decoding : the Max-log Criterion
100%
Ouardi A.
|
2024
|
tom nr 1
34--38
EN
This paper presents a new stopping criterion for turbo decoding. It is based on the selection of the maximum log-alphas calculated by the log-MAP algorithm. The sum of these maximum alphas is compared with a threshold value. Then, a decision on the end of decoding is taken. Simulation results show that the max-log criterion offers the same performance as the sum-alpha and sum-log criteria, while maintaining the same complexity level. The max-log criterion uses only the max operator to select maximum alphas and a summation. Therefore, the proposed criterion is faster and offers lower complexity.
2
Content available Pipeline processing in low-density parity-check codes hardware decoder
100%
Sułek W.
|
2011
|
tom Vol. 59, nr 2
149-155
EN
Low-Density Parity-Check (LDPC) codes are one of the best known error correcting coding methods. This article concerns the hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The decoder has been implemented in a form of synthesizable VHDL description. To achieve high clock frequency of the decoder hardware implementation – and in consequence high data-throughput, a large number of pipeline registers has been used in the processing chain. However, the registers increase the processing path delay, since the number of clock cycles required for data propagating is increased. Thus in general the idle cycles must be introduced between decoding subiterations. In this paper we study the conditions for necessity of idle cycles and provide a method for calculation the exact number of required idle cycles on the basis of parity check matrix of the code. Then we propose a parity check matrix optimization method to minimize the total number of required idle cycles and hence, maximize the decoder throughput. The proposed matrix optimization by sorting rows and columns does not change the code properties. Results, presented in the paper, show that the decoder throughput can be significantly increased with the proposed optimization method.
3
Content available Design of a Modified Interleaving Algorithm Based on Golden Section Theory Enhancing the Performance of Turbo Codes
86%
Iftene E. , Ali-Pacha A. , Abderrahmane L. H.
Journal of Telecommunications and Information Technology
|
2022
|
tom nr 2
35--42
EN
This paper investigates the design of a modified matrix interleaving algorithm as a way to improve the performance of turbo codes. This proposed solution, known as the matrix-dithered golden (MDG) interleaver, utilizes the characteristics of a matrix interleaver combined with the golden section theory. The performance of the proposed interleaving method is compared with that of matrix (M), random (R), and dithered golden (DG) interleavers. The comparison is made in terms of bit error rate (BER), frame error rate (FER), computational complexity, and storage memory requirement. The turbo coded system is implemented and simulated using Matlab/Simulink software. Results of simulations performed both in the additive white Gaussian noise (AWGN) channel and the Rayleigh fading channel demonstrate the effectiveness of the proposed interleaver. The MDG interleaver is an effective replacement for random interleavers, as it improves BER and FER performance of the turbo code and is also capable of reducing the storage memory requirement without increasing the system’s complexity.
4
Content available Iterative decoding of short low-density parity-check Codes based on differential evolution
72%
Shtompel M. , Prykhodko S.
Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska
|
2024
|
tom T. 14, nr 2
62--65
EN
To ensure a given quality of service in the networks of the Internet of Things, short error-correcting codes are used, in particular, low-density parity-check codes. The paper proposes an approach for decoding these codes based on the joint application of belief propagation and differential evolution procedures. It is shown that in order to reduce the search area of error vectors based on differential evolution, it is necessary to use the least reliable basis of the parity-check matrix. Flowchart and pseudocode of the combined decoding algorithm of short low-density parity-check codes were presented. The simulation results showed that the proposed decoding method provides an additional gain from encoding compared to the classical decoding method. The application of the presented iterative decoding method of short low-density parity-check codes will improve the efficiency of data transmission in the infrastructure of the Internet of Things.
PL
Aby zapewnić określoną jakość usług w sieciach Internetu Rzeczy, stosowane są krótkie kody korekcji błędów, w szczególności kody kontroli parzystości o niskiej gęstości. W artykule zaproponowano podejście do dekodowania tych kodów oparte na wspólnym zastosowaniu procedur propagacji zaufania i ewolucji różnicowej. Pokazano, że w celu zmniejszenia obszaru wyszukiwania wektorów błędów w oparciu o ewolucję różnicową, konieczne jest użycie najmniej wiarygodnej podstawy macierzy kontroli parzystości. Przedstawiono schemat blokowy i pseudokod połączonego algorytmu dekodowania krótkich kodów kontroli parzystości o niskiej gęstości. Wyniki symulacji wykazały, że proponowana metoda dekodowania zapewnia dodatkowy zysk z kodowania w porównaniu z klasyczną metodą dekodowania. Zastosowanie przedstawionej iteracyjnej metody dekodowania krótkich kodów o niskiej gęstości parzystości poprawi wydajność transmisji danych w infrastrukturze Internetu Rzeczy.
5
Content available Konfigurowalny dekoder kodów LDPC implementowany w układzie FPGA
72%
Sułek W.
Pomiary Automatyka Kontrola
|
2009
|
tom R. 55, nr 8
606-608
PL
Kody LDPC są jednymi z najlepszych znanych klas kodów nadmiarowych, służących do korekcji błędów w kanale telekomunikacyjnym. W niniejszej pracy zaprezentowano opisany w języku VHDL konfigurowalny dekoder podklasy kodów LDPC zorientowanych na efektywną sprzętową implementację. Możliwe jest dostosowanie dekodera dla dowolnego kodu LDPC ze zdefiniowanej podklasy, jak również konfiguracja pewnych parametrów dekodera decydujących o jego własnościach strukturalnych oraz własnościach korekcyjnych systemu. W artykule przedstawiono możliwości konfiguracji dekodera oraz wyniki implementacji: zasoby strukturalne oraz przepustowość dla kilku wybranych kodów.
EN
The group of Low-Density Parity-Check (LDPC) codes is one of the best known error correcting coding methods that are capable of achieving very low bit error rates at code rates approaching Shannon's channel capacity limit. The article concerns the configurable decoder for a subclass of LDPC codes that are implementation oriented. The decoder has a form of synthesizable VHDL description. It can be adjusted for decoding any code from defined subclass, called Architecture Aware LDPC (AA-LDPC). Configuration of some decoder parameters (message calculating algorithm, message wordlength) is possible as well. These parameters affect decoder structural properties and on the other hand - error correcting performance of the coding system. A number of modifications in the VHDL source code are required to adjust the decoder to the particular AA-LDPC code. These modifications can be made automatically by a software that has been created using Matlab tool. The user needs only to specify the parity check matrix that has architecture-aware structure as well as to specify other parameters of the decoder, such as: message wordlength, maximum number of iteration, the number of computing units (SISO) and the SISO message update (sub-optimal) algorithm. Based on these parameters, automatic generation of synthesizable VHDL description can be performed by the software tool that has been created. The decoder is implemented with the Xilinx VirtexII FPGA device. The simulation environment, making use of the hardware decoder is a base of the platform for fast simulation of the developed LDPC coding systems performance. In this paper we present mainly the decoder reconfiguration methods. Implementation results: structural resources and decoder throughput for a couple of different codes are presented as well.
6
Modulacja PA-BICM-ID – transmisja w kanale wielodrogowym z zanikami
72%
Krasicki M.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2016
|
tom nr 6
197--200, CD
PL
Zaprezentowano sposób użycia techniki PA-BICM-ID (Packet Appended Bit-Interleaved Coded Modulation with Iterative Decoding) w systemie wykorzystującym zwielokrotnienie OFDM, transmitującym w kanale ze skorelowanymi w dziedzinie czasu i częstotliwości zanikami Rayleigha. Przeprowadzono badania symulacyjne efektywności widmowej systemu dla dwóch modeli kanału (o różnych wartościach średniokwadratowego rozrzutu opóźnień) i dwóch wartościowości modulacji.
EN
In this paper it is shown how to apply a current transmission scheme called Packet-Appended Bit-Interleaved Coded Modulation with Iterative Decoding (PA-BICM-ID) in an OFDM-aided system transmitting over a time- and frequency-correlated Rayleigh fading channel. The performance of a proposed solution is examined in terms of system spectral efficiency. Two channel models, characterized by different r.m.s. time delay spread, as well as two cases of modulation order are considered.
7
Efektywność widmowa PA-BICM-ID w kanale z selektywnymi zanikami Rayleigha
72%
Krasicki M.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2018
|
tom nr 6
363--366, CD
PL
W artykule przedstawiono nowe wyniki badań jakości transmisji w kanale z zanikami selektywnymi Rayleigha przy użyciu modulacji PA-BICM-ID (Packet- Appended Bit-Interleaved Coded Modulation with Iterative Decoding) i zwielokrotnienia OFDM. Po raz pierwszy dla takiego kanału porównano wyniki efektywności widmowej systemów wykorzystujących, odpowiednio, PA-BICM-ID i BICM-ID. Stworzony model symulacyjny miał odzwierciedlać właściwości sieci WLAN, tak w zakresie modelu kanału, jak i struktury symbolu OFDM.
EN
The paper is to contribute some new results displaying the performance of OFDM-Aided Packet- Appended Bit-Interleaved Coded Modulation with Iterative Decoding over frequency-selective Rayleigh fading channel. It is the first time PA-BICM-ID is compared with BICM-ID in terms of spectral efficiency. The simulation setup instantiates a real-world WLAN network with its specific channel model, and OFDM symbol structure.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.