Wyniki wyszukiwania - Biblioteka Nauki

Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl

Ograniczanie wyników

Znaleziono wyników: 4

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: implementacja sprzętowa

Sortuj według:

Ogranicz wyniki do:

Analiza bezpieczeństwa implementacji sprzętowych blokowych algorytmów szyfrowania informacji

100%

Gawinecki J. , Bora P.

tom Vol. 57, nr 4

101-116

W artykule przedstawiono skrótowo ataki na implementacje algorytmów blokowych szyfrowania informacji przez analizę ulotu elektromagnetycznego ze szczególnym uwzględnieniem ulotu przewodzonego. Odniesiono się w opisie do ogólnego sformułowania modułu szyfratora z uwzględnieniem rozwiązań zarówno w oparciu o karty procesorowe jak i specjalizowane szyfratory. Na podstawie przedstawionych ataków odniesiono się do bezpieczeństwa i metod zabezpieczeń dla rozwiązań bazujących na ukadach FPGA.

In the paper attacks on implementation of block algorithms for information encryption were briey described. These attacks are based on analysis of electromagnetic emanation especially of conducted emanation. In the description we address to general construction of encryption model and take into account solutions based on smart cards and specialized encryptors as well. On the base of presented attacks we addressed to security and protection methods for solutions based on FPGA circuits.

Cmac and Its Extensions for Efficient System Modelling

100%

Szabo T. , Horvath G.

tom Vol. 9, no 3

571-598

This paper deals with the family of CMAC neural networks. The most important properties of this family are the extremely fast learning capability and a special architecture that makes effective digital hardware implementation possible. The paper gives an overview of the classical binary CMAC, shows the limitations of its modelling capability, gives a critical survey of its different extensions and suggests two further modifications. The aim of these modifications is to improve the modelling capability while maintaining the possibility of an effective realization. The basic element of the first suggested hardware structure is a new matrix-vector multiplier which is based on a canonical signed digit (CSD) number representation and a distributed arithmetic. In the other version, a hierarchical network structure and a special sequential training method are proposed which can constitute a trade-off between the approximation error and generalization. The proposed versions (among them a dynamic extension of the originally static CMAC) are suitable for embedded applications where the low cost and relatively high speed operation are the most important requirements.

Person identification based on iris image analysis with special emphasis on hardware implementation

84%

Grabowski K.

tom z. 122

13-18

The paper presents main results of PhD dissertation concerning authentication systems based on the analysis of iris pattern. The work presents the possibility of computing hardware acceleration of this process.

W artykule przedstawiono główne rezultaty badań zawartych w rozprawie autora dotyczącej systemów uwierzytelniania osób na podstawie obrazu tęczówki oka. Zaprezentowano wątek sprzętowej implementacji systemu uwierzytelniania 1:N przy użyciu układów FPGA i DSP.

Sprzętowa implementacja dekodera LDPC w strukturze FPGA*

84%

Kuc M. , Sułek W. , Kania D.

2019

tom R. 95, nr 3

58--62

W artykule przedstawiono sprzętową implementację dekodera LDPC (ang. Low-Density Parity-Check) w strukturze FPGA (ang. Field Programmable Gate Array). W celu zredukowania złożoności implementacji wykorzystano algorytm MIN-SUM dla węzłów bitowych (CNU) i węzłów kontrolnych (VNU). W zrealizowanym dekoderze wykorzystano kod regularny (3,6) macierzy kontrolnej o wymiarach 512 x 1024 i zaimplementowano 4-bitową magistralę danych. Poprawność działania dekodera zweryﬁkowano praktycznie.

The article presents the hardware implementation of the LDPC decoder (Low-density parity-check) in the FPGA structure (Field Programmable Gate Array). In order to reduce the complexity of the implementation, the Min-Sum algorithm for bit nodes (CNUs) and control nodes (VNUs) was used. The presented implementation was created using a regular code (3.6) of a 512 x 1024 control matrix. A 4-bit data bus was implement.