Wyniki wyszukiwania - Biblioteka Nauki

Ten serwis zostanie wyłączony 2025-02-11.

Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl

Ograniczanie wyników

Znaleziono wyników: 3

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: high level languages

Sortuj według:

Ogranicz wyniki do:

FPGA-based dvcpro hd decoder implementation using impulse C

100%

Cichoń S. , Gorgoń M.

Computer Science

2013

tom Vol. 14 (4)

531--546

High-level languages (HLL) for defining hardware implementation are important in both academic and commercial research. Impulse C could be an example of such language. This environment provides a programming model and library of functions for parallel applications, targeting FPGA-based platforms with the ability to partition the algorithm between software and hardware. This article’saim is to briefly describe DVCPRO HD, one of the intra-frame video-coding algorithms widely used in consumer equipment. DVCPRO HD is a DCT -based lossy video coding algorithm which uses variable-length coding (VLC) and runlength encoding (RLE) to achieve a 5:1 compression ratio. This paper presents DVCPRO HD video-coding-standard principles as well as decoder implementation working in real-time, compliant with the afore-mentioned standard and implemented in Impulse C. According to the authors’ knowledge, the presented solution is the first FPGA implementation of this coding standard which includes all three VLC stages of data re-arrangement. What is more, this is the first DVCPRO HD implementation which utilizes Impulse C.

Zastosowanie układów rekonfigurowalnych we wspomaganiu operacji sortowania danych

72%

Russek R. , Jamro E. , Wielgosz M. , Wiatr K.

Elektronika : konstrukcje, technologie, zastosowania

2010

tom Vol. 51, nr 9

155-157

Niniejszy artykuł dotyczy sprzętowej akceleracji operacji sortowania. W proponowanym rozwiązaniu operacja sortowania odbywa się w sposób hybrydowy. Część operacji realizowana jest przez procesor sprzętowy, a cześć przez procesor ogólnego przeznaczenia CPU. W celu przyśpieszenia procesu projektowania procesora dedykowanego, jako język opisu użyto języka projektowania wysokiego poziomu HLS Mitrion-C. Chociaż uzyskane przyśpieszenie rzędu 0,5 nie wydaje się bardzo atrakcyjne, jednak w przypadku zastosowania projektowania wysokiego poziomu jest akceptowalne ze względu na bardzo krotki czas projektowania i uruchomienia koprocesora. W artykule przedstawiono kilka konfiguracji procesora sortującego. Zastosowano układ rekonfigurowalny firmy Xilinx Virtex4.

Data Sorting is a fundamental operation that is implemented by majority of the data mining systems. Consequently, in such solutions as databases it is critical for the overal system performance. Undoubtly, the sorting operation is necessary to perform a data indexing which is essential for efficient implementation of such basic data mining operation as data storing, dat analysis or searching. This article regards to hardware acceleration of sorting. For that purpose, dedicted coprocessor was developed to support CPU. In order to speed-up the design process, High Level Synthesis (HLS) language, Mitrion-C, was utilized as a design entry. The article presents several configurations of the sorting processor. Xilinx Virtex4 was used as an implementation platform.

Modelowanie i realizacja algorytmów wideodetekcji na platformie FPGA

58%

Gorgoń M. , Pawlik P. , Jabłoński M. , Przybyło J.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

2006

tom T. 10, z. 3

355-364

W publikacji przedstawiono kluczowe dla realizacji algorytmów wideodetekcji algorytmy generacji tła i wykrywania ruchu. Zaproponowano modyfikacje algorytmu generacji tła umożliwiającą pracę algorytmu w warunkach średniego i dużego natężenia ruchu pojazdów. Przedstawiono sposób adaptacji algorytmu do efektywnej implementacji w układzie reprogramowalnym. Przedstawiono również modyfikację sposobu realizacji algorytmu SAD, odpowiedzialnego za wykrywanie ruchu. Modyfikacja ta dotyczy implementacji FPGA w środowisku Pixel Streams. Polega ona na wprowadzeniu możliwości dowolnego zdefiniowania 32 obszarów zainteresowania w analizowanym obrazie. Pozwala to niezależnie i równolegle prowadzić obliczenia dla poszczególnych, zdefiniowanych przez użytkownika, aktywnych pól wideodetekcji.

In the present paper the background generation and motion detection algorithms, which are of key importance for the implementation of videodetection, has been presented. A modification of the background generation algorithm, allowing for a proper algorithm functioning at medium and high traffic conditions, has been proposed. An adaptation of the algorithm for implementation in the reprogrammable device has been presented. A modification of the SAD algorithm, used for motion detection has been introduced. The modification allows for unrestricted defining of 32 Regions of Interest of irregular shape and structure in the analyzed image. It gives a capability to conduct the calculation in independent and parallel manner for particular, user-defined, active videodetection regions.