The paper presents the results of research and analysis of voice data transmission quality in IP packet networks. It analyses mechanisms allowing for the assessment of packet telephony data transmission quality. Possible transmission quality levels and adequate quality metrics, applicable in the recommendations of standardisation organisations, as well as suggested limit values conditioning acceptable voice data transmission quality were indicated and discussed. A packet network model was designed and tested, taking into account VoIP architecture supporting various audio codecs used for voice compression. Transmission mechanisms based on audio codecs G.711, G.723, G.726, G.728 and G.729 were investigated. It was shown that for delay-sensitive traffic which fluctuates beyond its nominal rate, selected codecs have an advantage over others and allow for better transmission quality of VoIP traffic with guaranteed bandwidth and delay.
In this paper, we present a model of a multi-core chip realizing lossless audio codec, FLAC. This model is developed in the SystemC language at the bus-cycle accurate level. We analyse the blocks of both the encoder and decoder, and determined the inter-module data flows. To increase the computation time, we replicate the modules whose functionalities are of high computational complexity. The blocks dedicated to the hardware realization are synthesized to a reprogrammable chip. We also measure the required FPGA chip area, including memory and a processor core realizing the computation of the software domain blocks.
PL
W artykule zaprezentowano opracowany model wielordzeniowego układu realizującego bezstratny kodek dźwięku FLAC. Model został wykonany w języku SystemC na poziomie abstrakcji z dokładnością do cyklu magistrali. Dokonano przeglądu bloków kodera i dekodera, a następnie wyznaczono przepływy międzymodułowe. W celu przyspieszenia obliczeń dokonano replikacji bloków realizujących funkcjonalność o wysokim stopniu złożoności obliczeniowej. Bloki przeznaczone do realizacji w domenie sprzętowej zostały zsyntetyzowane do układu reprogramowalnego, podano rozmiar wymaganych zasobów układu FPGA uwzględniając procesor realizujący obliczenia części programowej i potrzebną pamięć.
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.