PL
 |
EN
Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 10

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  Verilog
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Wybór sposobów opisu w języku Verilog układów kombinacyjnych przy syntezie automatów skończonych
100%
Salauyou V. , Zabrocki Ł.
Pomiary Automatyka Kontrola
|
2013
|
tom R. 59, nr 8
763--765
PL
Zbadane sposoby opisu układów kombinacyjnych automatów skończonych w języku Verilog, a problem wyboru najlepszego opisu z punktu widzenia kosztów realizacji. Problem został rozwiązany empirycznie. Zaproponowano siedem konstrukcji języka Verilog dla opisu układów kombinacyjnych, z których zostały wybrane dwie najlepsze konstrukcje. Pokazano, że wybór sposobu opisu pozwala zmniejszyć koszt realizacji średnio w 2,71 razy, a dla niektórych przypadków - w 3,40 razy. Praca ma duże znaczenie praktyczne.
EN
In the paper techniques of combinational circuit specifications in the Verilog language at synthesis of finite state machines (FSMs) are examined. The problem of the best specification choice for minimization of an FSM cost is considered. This task was empirically solved by performing a great many experimental researches. There were proposed seven Verilog language constructions for specification of the FSM combinational circuits, four with the statement if and three with the statement case, from which two best constructions were chosen on a basis of the experimental investigations. For different methods of the FSM description the comparison of the maximum and minimum cost of implementation was made. It was shown that the choice of the specification technique allowed reducing the FSM cost by a factor of 2.71 on the average and sometimes even by a factor of 3.40. This approach is of great practical importance, since it allows reducing the FSM realization cost and raising the FSM speed essentially without any special efforts from designers and application of any special synthesis methods.
2
Podstawy projektowania podręcznej pamięci danych typu cache dla prostego mikroprocesora RISC w języku Verilog
100%
Grabowski S. , Ciota Z. , Bakowski P.
Elektronika : konstrukcje, technologie, zastosowania
|
2004
|
tom Vol. 45, nr 11
34-37
PL
Artykuł stanowi wprowadzenie do projektowania pamięci podręcznej cache pierwszego poziomu. Czytelnik powinien tu znaleźć niezbędną wiedzę przed rozpoczęciem etapu projektowania. Krótko przedstawiono prosty przykład zaprojektowanej pamięci cache. Do opisu tego projektu został wykorzystany język Verilog, ze względu na wiele swych zalet.
EN
The introduction to designing of the first Ievel data-cache memory is presented in this paper. At the end of the paper a brief example of a data-cache design is introduced. The reader can also get knowledge, wchich may be found very useful during first attempts to design cache memories. Verilog HDL was selected as a programming and designing tool because of its simplicity and many virtues.
3
Content available Partial Reconfiguration in the Field of Logic Controllers Design
94%
Doligalski M. , Bukowiec A.
International Journal of Electronics and Telecommunications
|
2013
|
tom Vol. 59, No. 4
351-356
EN
The paper presents method for logic controllers multi context implementation by means of partial reconfiguration. The UML state machine diagram specifies the behaviour of the logic controller. Multi context functionality is specified at the specification level as variants of the composite state. Each composite state, both orthogonal or compositional, describes specific functional requirement of the control process. The functional decomposition provided by composite states is required by the dynamic partial reconfiguration flow. The state machines specified by UML state machine diagrams are transformed into hierarchical configurable Petri nets (HCfgPN). HCfgPN are a Petri nets variant with the direct support of the exceptions handling mechanism. The paper presents placesoriented method for HCfgPN description in Verilog language. In the paper proposed methodology was illustrated by means of simple industrial control process.
4
Content available Synteza behawioralna sterowników rekonfigurowalnych na podstawie modelu maszyny stanowej UML
84%
Bazydło G.
Pomiary Automatyka Kontrola
|
2009
|
tom R. 55, nr 7
508-510
PL
W pracy przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem struktu-ralnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych. Wynikiem jest modularny opis modelowanego systemu w języku opisu sprzętu Verilog. Taka specyfikacja tekstowa może być następnie poddana symulacji i syntezie w zewnętrznych systemach.
EN
The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems [9], as well as for business modelling and other non-software, for example reactive, systems [1, 8, 10]. The UML represents a collection of the best engineering practices that have proven successful in modelling large and complex systems [14]. The current version of the language is 2.1.2 [6]. One of the UML diagrams is a state machine diagram that defines a set of concepts that can be used for modelling discrete behavior through finite state transition systems. The paper presents a new design method for reconfigurable logic controllers implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog. The UML state machine diagram is used as an initial behavioural model [5]. It is worth mentioning that state machine diagrams support various features of the modelling systems such as hierarchy and orthogonality [12]. Figure 2 shows a state machine diagram for the exemplary model of two trolleys control process (Fig. 1) [2]. The formal structured design model is based on the hierarchical network of collaborated Finite State Machines [3, 15]. The specification in Verilog can be simulated and synthesized in professional tools, e.g. Active HDL or Xilinx ISE. To verify presented method a special CAD system UML-XML2Verilog was designed. This system allows automating the translation process from UML diagrams (described in XML) to behavioural, synthesized specification in Verilog. As for future research, the use of other diagrams from UML is going to be investigated.
5
Content available remote Projektowanie sterowników logicznych opisanych diagramami maszyny stanowej UML
84%
Bazydło G. , Adamski M.
|
|
tom R. 105, z. 1-I
3-18
PL
W artykule przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog i programów profesjonalnych do symulacji i syntezy logicznej. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem strukturalnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych.
EN
The paper presents a new design method for logic controllers, which are implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog and professional tools for simulation and logic synthesis. The UML 2.1.2 state machine diagram is used as an initial behavioral model. The formal structured design model is based on hierarchical network of collaborated Finite State Machines.
6
Content available Basic 3D graphics processor implemented on small FPGA
71%
Panek K. , Flak B. , Koryciak S. , Wiatr K.
|
2018
|
tom Vol. 64, No. 1
8--10
EN
FPGAs have big computing possibilities and therefore are very popular as dedicated hardware accelerators. A few years ago, FPGAs were expensive and the cheapest ones had very limited capabilities, because of small amount of logic elements and slow internal clocks. Nowadays, cheap development boards are available at a price below 50€ with abilities to transmit even HDMI signals. This paper covers implementation of the soft processor with a 3D graphics coprocessor on the cheapest available FPGA board with HDMI connector, containing only 8k Logic Elements.
7
Synteza rozmytych sieci Petriego jako sprzętowych układów sterowania i diagnostyki
67%
Kluska J. , Hajduk Z. , Gniewek L.
Pomiary Automatyka Kontrola
|
2006
|
tom R. 52, nr 6 bis
5-7
PL
Rozmyte sieci Petriego (FPN) dobrze nadają się do modelowania algorytmów sterowania procesów złożonych. Dzięki takim modelom można dokonać syntezy zarówno programowych, jak i sprzętowych układów sterujących. Zastosowanie logiki wielowartościowej (rozmytej), prowadzi do układów, które mogą przetwarzać zarówno sygnały analogowe, jak i binarne. Sprzętowe układy sterujące są szczególnie atrakcyjne ze względu na dużą szybkość działania i niski koszt. Dotychczasowe prace dotyczące FPN dotyczyły modelowania algorytmów sterowania. Niniejsza praca zawiera dwa elementy nowości - pokazuje, jak można wykorzystać wartość rozmytych znaczników sieci Petriego, oraz wyjaśnia, że FPN daje się łatwo rozbudować o funkcje diagnostyki w układzie sterowania.
EN
Fuzzy Petri nets are useful for modeling of complex systems. Owing to such models we can synthesize both software and hardware control devices. Application of multivalued logic (fuzzy logic) leads to the systems, which are able to processing both analog, and binary signals. Hardware control systems are especially attractive for the sake of very high speed and low cost. Until now, the works associated with FPN, were applied to modeling of control algorithms. This work provides two elements of novelty - it shows how to use the values of fuzzy markers in the Petri net, and explains that one can easily extend the FPN to solve the diagnostic functions in the control system.
8
Content available ASIC implementation of high efficiency 8-bit 'OctaLynx' RISC microprocessor
67%
Frankiewicz M. , Gał R. , Gołda A. , Brzozowski I. , Kos A.
Prace Instytutu Elektrotechniki
|
2012
|
tom Z. 260
241-253
EN
The paper presents structure of 8-bit RISC microcontroller with 16-bit address bus called OctaLynx. The processor behavior is described by Verilog hardware description language and was fabricated as ASIC in CMOS LF 0.15 m (1.8 V) technology. Before fabrication FPGA tests were run. The integrated circuit consists of the core and some peripherals (8-bit general purpose input-output ports, timers/counters, USART, SPI).The controller was designed for tests of the dynamic power management systems.
PL
Artykuł prezentuje strukturę 8-bitowego mikrokontrolera typu RISC z 16-bitową magistralą adresową nazwanego OctaLynx. Procesor został zaprojektowany z użyciem języka opisu sprzętu Verilog oraz sfabrykowany jako układ ASIC w technologii CMOS LF 0,15 m (1,8 V). Przed fabrykacją wykonane zostały testy w układzie FPGA. Zbudowany układ scalony składa się z jądra i peryferiów (8-bitowych portów I/O, liczników, SPI, USART). Kontroler przeznaczony jest do testów systemów dynamicznego zarządzania mocą w układzie.
9
Automatyczny generator opisu w języku HDL na przykładzie kodera BCH
67%
Rak F. , Wojciechowski T. , Jędrak M.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2012
|
tom nr 12
1680-1683
PL
Opisano proces generacji syntezowalnego kodu w językach opisu sprzętu przy wykorzystaniu programowej aplikacji. Działanie aplikacji pokazano na przykładzie sprzętowego modułu kodera kodów korekcyjnych z rodziny BCH. Ukazano proces generacji, rozpoczynający się opisem algorytmu, przez reprezentacje pośrednie i tworzenie wynikowego kodu w językach VHDL i Verilog. Artykuł zawiera wprowadzenie do tematyki pamięci NAND-Flash, opis właściwości kodów BCH oraz algorytmów zastosowanych do ich dekodowania. Szczegółowo opisano aplikację generatora kodu źródłowego w językach HDL, proces generacji i tworzenia kodu źródłowego.
EN
This article describes an idea of generating synthesisable HDL module code by a software generator application. As an example of complete data flow - from idea, through intermediate representation, to VHDL / Verilog code - an error correction algorithm of BCH (Bose-Chaudhuri-Hocquenghem) was choosen. The article introduces the NAND-Flash architecture together with its key features, gives description of BCH algorithm and the theory behind it, covers generator application's overall data flow together with some implementation details and shortly summarises proposed solution's features and advantages.
10
Content available remote Petri Nets Mapping into Reconfigurable Logic Controllers
48%
Adamski M. , Węgrzyn M.
|
|
tom Vol. 55, No 2
157-182
EN
The paper concentrates on the behavioral specification of Reconfigurable Logic Controller programs, given initially as Petri nets and later rewritten in Hardware Description Languages. The rule-based textual language input makes it possible to integrate the design system with existing formal logic based computer-based theorem proovers. The Petri net description in HDL provides the opportunity to integrate existing Petri net software with several commercial systems. Different Petri net places encoding methods are also discussed. Verilog-HDL is used for an intermediate representation of controller behavior on top of existing commercial synthesis tools. The implementation methods using D, JK and T flip-flops are presented.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.