Wyniki wyszukiwania - Biblioteka Nauki

1

Pros and cons of system-level synthesis of data-dominated algorithms

100%

Dziurzański P.

|

2010

|

tom Vol. 51, nr 10

169-171

EN

SystemC is gaining popularity in the field of modeling and verification of hardware. Especially beneficial of this language usage is the stage of architectural analysis where the task to be computed are split between the HW and SW domains. Fast simulation of such system-level models is crucial in trade-offs between speed, area and power consumption of the target system. However, the hardware synthesis stage is still often performed from VHDL or Verilog models that have to be created manually or semi-automatic from a SystemC code. Thus in this paper we decided to present a complete design flow from a system-level rnodel to hardware synthesis of an example video codec based on SystemC using the 3rd part generation C-synthesis technology. The SystemC-based implementation will be compared with its handwritten VHDL counterpart.

PL

SystemC zdobywa popularność w zakresie modelowania i weryfikacji sprzętu. Szczególnie opłacalne wydaje się użycie tego języka na etapie analizy architektury, gdzie zadania są przydzielane do domen sprzętowych i programowych. Szybka symulacja takich modeli jest krytyczna przy wyznaczaniu kompromisu między szybkością, powierzchnią i energią zużywaną przez docelowy system. Jednakże sam proces syntezy sprzętowej jest wciąż często wykonywany z modeli w VHDL lub Verilogu, które muszą być przepisywane ręcznie lub półautomatycznie z kodu w SystemC. Dlatego w niniejszym artykule zostanie przedstawiona synteza przykładowego kodeka wideo, w pełni wykorzystująca SystemC, z wykorzystaniem technologii syntezy C firm trzecich. Implementacja z SystemC zostanie porównana z ręcznie napisanym odpowiednikiem kodu w VHDL.

2

A system-level model of a FLAC codec

84%

Dondziak P. , Dziurzański P.

|

2009

|

tom Vol. 50, nr 12

127-130

EN

In this paper, we present a model of a multi-core chip realizing lossless audio codec, FLAC. This model is developed in the SystemC language at the bus-cycle accurate level. We analyse the blocks of both the encoder and decoder, and determined the inter-module data flows. To increase the computation time, we replicate the modules whose functionalities are of high computational complexity. The blocks dedicated to the hardware realization are synthesized to a reprogrammable chip. We also measure the required FPGA chip area, including memory and a processor core realizing the computation of the software domain blocks.

PL

W artykule zaprezentowano opracowany model wielordzeniowego układu realizującego bezstratny kodek dźwięku FLAC. Model został wykonany w języku SystemC na poziomie abstrakcji z dokładnością do cyklu magistrali. Dokonano przeglądu bloków kodera i dekodera, a następnie wyznaczono przepływy międzymodułowe. W celu przyspieszenia obliczeń dokonano replikacji bloków realizujących funkcjonalność o wysokim stopniu złożoności obliczeniowej. Bloki przeznaczone do realizacji w domenie sprzętowej zostały zsyntetyzowane do układu reprogramowalnego, podano rozmiar wymaganych zasobów układu FPGA uwzględniając procesor realizujący obliczenia części programowej i potrzebną pamięć.

3

System-level model of hardware assisted still image compression based on two dimensional principal component analysis

84%

Forczmański P. , Dziurzański P.

|

tom Vol. 48, nr 7

22-24

EN

The article presents a novel method of lossy compression of still images by means of two-dimensional principal component analysis. The algorithm is based on three main steps: transform coding of image blocks resulting feature-space dimensionality reduction, quantization of resulting coefficients and optional entropy coding. Although the compression ratio of presented approach is comparable to other, well-known algorithms, this new method gives images of very high visual quality. Some details on the hardware implementation in a reprogrammable chip are provided.

PL

Przedstawiono technikę stratnej kompresji obrazów statycznych wykorzystującą dwuwymiarową analizę komponentów głównych. Algorytm składa się z trzech etapów: kodowania transformacyjnego bloków obrazu, realizującego redukcję wymiarowości przestrzeni cech, kwantyzacji uzyskanych współczynników i opcjonalnego kodowania entropijnego. Pomimo tego, że uzyskiwany współczynnik kompresji jest porównywalny do innych znanych algorytmów, opracowana metoda daje obrazy o dużo lepszej jakości wizualnej. Pokazano również szczegóły implementacyjne do układów reprogramowalnych.

4

Network-on-Chip-based realization of a lossless compression system

84%

Dziurzański P. , Ulacha G.

|

tom Vol. 48, nr 7

15-19

EN

A new implementation of an architecture for lossless compression based on subpredictors blending is described in this paper. This implementation utilizes the Network-on-Chip architecture with packet-switching approach. Experimental results show that the proposed algorithm is slightly more efficient than other one-pass blending techniques known in the literature, whereas the proposed hardware realization is much faster than its software counterparts and requires significantly less wires than the dedicated-wiring approach.

PL

Opisano nowy algorytm i implementację architektury dedykowanej bezstratnej kompresji, wykorzystującej metodę mieszanych predyktorów. Przedstawiona implementacja stosuje sieci wewnątrzukładowe z przełączaniem pakietów. Badania eksperymentalne pokazują, że przedstawiony algorytm jest bardziej efektywny niż inne jednoprzebiegowe metody mieszania predyktorów, a zaproponowana implementacja sprzętowa jest dużo szybsza niż jej programowy odpowiednik i wymaga znacznie mniej traktów połączeniowych niż podejście z dedykowanymi połączeniami.

5

Usage of C/C++ languages with OpenMP directives to embedded systems design

48%

Wierciński T.

|

tom nr 1 (18)

139-146

EN

Article presents a new approach to embedded systems design using C/C++ languages with OpenMP directives. Motivations of using the OpenMP standard for hardware/software codesign are presented. A proposed approach of the chip design is described and compared with a classie approach. It is differ from a classie hardware design because it allows us to describe both hardware and software using only one language. OpenMP parallel constructs are presented that can be translated into concurrent hardware modules.