Wyniki wyszukiwania - Biblioteka Nauki

Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl

Ograniczanie wyników

Znaleziono wyników: 3

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: SFDR

Sortuj według:

Ogranicz wyniki do:

Model konwersji A/C oraz demodulator IQ dla radaru z cyfrowym formowaniem wiązki

100%

Nitecki D.

Elektronika : konstrukcje, technologie, zastosowania

2013

tom Vol. 54, nr 3

56-60

W artykule omówiono zagadnienia dotyczące parametrów wielokanałowej konwersji analogowo-cyfrowej oraz cyfrowego demodulatora IQ. Przedstawiono cele prac modelowych z modułem konwersji A/C wraz z opisem ich realizacji. Opisano definicję i sposoby pomiaru parametrów konwersji analogowo-cyfrowej tj.: SFDR, SINAD, ENOB, THD oraz przesłuch międzykanałowy. Omówiono cyfrową demodulację IQ. Przedstawiono warunki pracy radaru oraz związane z nimi wymogi jakie muszą spełnić poszczególne etapy demodulacji. Opisano implementację cyfrowej demodulacji IQ w architekturze układu FPGA.

This work concerns the necessary measures of the multi-channel ADC dynamic performance before the implementation of ADC module. It also presents the implmentation of the digital IQ demodulator in the FPGA device. Project based on the FPGA device allows to create multi-channel and fully-parallel systems. In addition one large FPGA devices allows to implement e.g. All digital IQ demodulation tracks in all receiving channels of the radar station. The system consists of FPGA also allows the designer to test the behavior of one component independenity of the others, which has a significant impact on ensuring the high reliability of the designed system.

SFDR oraz rozporządzenia delegowane – praktyczne problemy wdrożenia nowych regulacji dotyczących zrównoważonego rozwoju na rynku ubezpieczeniowym

88%

Łuczka W.

Prawo Asekuracyjne

2022

tom 2(111)

nr 2

42-56

The article discusses selected doubtful legal issues related to the method of implementing new obligations resulting from EU sustainability-related legislation in the insurance market. The questions examined in the article are related to SFDR provisions, such as the application of obligations to insurance agents, the material scope of the Regulation, remuneration policy or marketing provisions, as well as IDD delegated regulation implementing the concept of examining customer sustainability preferences (the issue of including the obligations in the Suitability Assessment section which is applicable in principle to brokers, and differences in definitions as to the scope of products covered by the Regulation and the Polish Insurance and Reinsurance Act). Furthermore, the article presents de lege ferenda conclusions which could help resolve several existing legal questions.

Artykuł dotyczy wybranych wątpliwości prawnych związanych ze sposobem wdrożenia na rynku ubezpieczeniowym nowych obowiązków, które wynikają z unijnych przepisów dotyczących kwestii zrównoważonego rozwoju. Omówione w artykule wątpliwości związane są z przepisami rozporządzenia SFDR (m.in. zakres stosowania obowiązków do agentów ubezpieczeniowych, zakres przedmiotowy stosowania rozporządzenia, polityka wynagrodzeń czy postanowienia dotyczące marketingu) oraz rozporządzenia delegowanego do Dyrektywy IDD, które wdraża koncept badania preferencji klienta dla zrównoważonego rozwoju (zagadnienie umiejscowienia obowiązków w sekcji Ocena odpowiedniości mającej zastosowanie co do zasady do brokerów, kwestia różnic definicyjnych co do zakresu produktów objętych rozporządzeniem i polską ustawą o działalności ubezpieczeniowej i reasekuracyjnej). Artykuł zawiera także wnioski de lege ferenda, które mogłyby pomóc rozwiązać część istniejących wątpliwości prawnych.

A 1.67 pJ/Conversion-step 8-bit SAR-Flash ADC Architecture in 90-nm CMOS Technology

71%

Khatak A. , Kumar M. , Dhull S.

International Journal of Electronics and Telecommunications

2021

tom Vol. 67, No. 3

347--354

A novice advanced architecture of 8-bit analog to digital converter is introduced and analyzed in this paper. The structure of proposed ADC is based on the sub-ranging ADC architecture in which a 4-bit resolution flash-ADC is utilized. The proposed ADC architecture is designed by employing a comparator which is equipped with common mode current feedback and gain boosting technique (CMFD-GB) and a residue amplifier. The proposed 8 bits ADC structure can achieve the speed of 140 mega-samples per second. The proposed ADC architecture is designed at a resolution of 8 bits at 10 MHz sampling frequency. DNL and INL values of the proposed design are -0.94/1.22 and -1.19/1.19 respectively. The ADC design dissipates a power of 1.24 mW with the conversion speed of 0.98 ns. The magnitude of SFDR and SNR from the simulations at Nyquist input is 39.77 and 35.62 decibel respectively. Simulations are performed on a SPICE based tool in 90 nm CMOS technology. The comparison shows better performance for this proposed ADC design in comparison to other ADC architectures regarding speed, resolution and power consumption.