PL
 |
EN
Ten serwis zostanie wyłączony 2025-02-11.
Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 23

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  FSM
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Content available remote Improvements to Symbolic Functional Decomposition Algorithms for FSM Implementation in FPGA Devices
100%
Szotkowski P. , Rawski M.
|
|
tom Vol. 55, No 2
335-354
EN
The method of symbolic functional decomposition for FSM implementation in FPGA devices yields better results than the currently widespread, two-step approaches based on state encoding and mapping of the resulting binary function. This paper presents the method using an example FSM and briefly discusses the existing algorithms, along with results obtained for benchmark FSMs. The paper also proposes a heuristic algorithm for input selection as well as a new, clique-based algorithm for the construction of the crucial decomposition blankets.
2
Content available Experimental and numerical (FSM) investigations of thin-walled beams with double-box flanges
100%
Paczos P.
|
2013
|
tom Vol. 51 nr 2
497--504
EN
In the paper, experimental and numerical investigations of thin-walled beams with doublebox flanges were presented. They were a continuation of researches conducted at the Unit of Strength of Materials and Structures at Poznan University of Technology. Numerical results obtained with the Finite Strip Method (FSM) were compared with experimental ones and used for validation of analytical solutions.
PL
W pracy przedstawiono badania doświadczalne i numeryczne belek cienkościennych z półkami skrzynkowymi. Zagadnienie to jest kontynuacją badań przeprowadzonych w Zakładzie Wytrzymałości Materiałów i Konstrukcji Politechniki Poznańskiej. Wyniki numeryczne otrzymane z wykorzystaniem metody pasm skończonych porównano z wynikami uzyskanymi z eksperymentu, a następnie użyto do weryfikacji rozwiązań analitycznych.
3
Wielokrotne kodowanie stanów i mikroinstrukcji automatów implementowanych w strukturach FPGA
89%
Bukowiec A. , Barkalov A.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
tom Vol. 50, nr 10
35-37
PL
W artykule przedstawiono metody syntezy skończonych automatów stanów do struktur FPGA z zastosowaniem dekompozycji strukturalnej i wielokrotnego kodowania. Stany automatu oraz mikroinstrukcje są dzielone na podzbiory i kodowane oddzielnie w każdym z nich. Następnie są one dekodowane w układzie drugiego poziomu. Prowadzi to do realizacji układu logicznego automatu w strukturze dwupoziomowej. Rozwiązanie takie zapewnia zbalansowane wykorzystanie dostępnych zasobów sprzętowych, takich jak tablice LUT i osadzone bloki pamięci, w nowoczesnych układach FPGA.
EN
There are presented methods of synthesis of automata into FPGAs with architectural decomposition and multiple encoding in this article. States and microinstructions are divided into subsets and they are encoded separately in each subset. Next, they are decoded in the second level circuit. It leads to realization of logic circuit of automaton in double-level structure. It leads to balanced utilization of available hardware resources, like LUTs and embedded memory blocks, of modern FPGA devices.
4
Content available remote Synthesis of finite state machines for CPLDs
89%
Czerwiński R. , Kania D.
|
|
tom Vol. 19, no 4
647-659
EN
The paper presents a new two-step approach to FSM synthesis for PAL-based CPLDs that strives to find an optimum fit of an FSM to the structure of the CPLD. The first step, the original state assignment method, includes techniques of two-level minimization and aims at area minimization. The second step, PAL-oriented multi-level optimization, is a search for implicants that can be shared by several functions. It is based on the graph of outputs. Results of experiments prove that the presented approach is especially effective for PAL-based CPLD structures containing a low number of product terms.
5
Content available remote Structural decomposition of finite state machines
88%
Bukowiec A. , Barkalov A.
|
|
tom Vol. 55, No 2
243-267
EN
New architectures of FPGA devices combine different type of logic elements like look-up tables, flip-flops and memory blocks. But standard synthesis methods utilize only look-up tables and flip-flops and it makes that device utilization is not optimal one. Methods of synthesis and implementation of Mealy finite state machines into FPGAs there are presented in this article. Synthesis methods are based on the architectural decomposition of logic circuit of FSM and multiple encoding of some its parameters. Architectures of such designed structures are based on existence of decoders as second-level circuits. There is also proposed hardware implementation into FPGAs of developed multi-level structures. The hardware implementation is based on an implementation with use of look-up tables and memory blocks together. The combinational circuit and the register are implemented with use of logic blocks, like in standard realizations. While, decoders are implemented with use of memory blocks. Such realization leads to balanced and rational usage of hardware resources of modern FPGA devices.
6
Content available remote Synthesis of finite state machines for CPLDs
88%
Czerwiński R. , Kania D.
|
|
nr 4
647-659
EN
The paper presents a new two-step approach to FSM synthesis for PAL-based CPLDs that strives to find an optimum fit of an FSM to the structure of the CPLD. The first step, the original state assignment method, includes techniques of twolevel minimization and aims at area minimization. The second step, PAL-oriented multi-level optimization, is a search for implicants that can be shared by several functions. It is based on the graph of outputs. Results of experiments prove that the presented approach is especially effective for PAL-based CPLD structures containing a low number of product terms.
7
Content available Statechart-based Controllers Synthesis in FPGA Structures with Embedded Array Blocks
75%
Łabiak G. , Borowik G.
|
|
tom Vol. 56, No. 1
13-24
EN
Statechart diagrams, in general, are visual formalism for description of complex systems behaiour. Digital controllers, which act as reactive systems, can be very conveniently modeled with statecharts and efficiently synthesized in modern programmable devices. The paper presents in details syntax and semantics of statecharts and new implementation scheme. The issue of statecharts synthesis is not still ultimately solved. Main feature of the presented approach is the transformation of statechart diagrams into Finite State Machine, and through KISS format, functional decomposition and mapping into Embedded Memory Blocks. Embedded Memory are part of the modern programmable devices.
8
Synteza skończonych automatów stanów z zastosowaniem szeregowego przekształcenia mikroinstrukcji
75%
Bukowiec A.
Pomiary Automatyka Kontrola
|
2006
|
tom R. 52, nr 6 bis
35-37
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Mealy'ego w matrycowym układzie programowalnym. Zaproponowana metoda oparta jest na szeregowym przekształceniu mikroinstrukcji. W rezultacie takiego zabiegu wszystkie mikrooperacje w nowo powstałej tablicy przejść-wyjść automatu będą kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Metoda ta pozwala na zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z realizacją jako automat Mealy'ego z kodowaniem klas kompatybilnych mikrooperacji.
EN
The method of decreasing of logic amount in FPGA device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of microinstructions. As a result of verticalization all microoperations of direct structural table (DST) are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. This method permits to minimize an amount of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
9
Content available Realizacja rejestru wyjściowego w układzie cyfrowym automatu z liniowym przekształceniem mikroinstrukcji
75%
Bukowiec A. , Barkalov A. A.
|
|
tom R. 54, nr 8
565-568
PL
W artykule została omówiona budowa oraz implementacja w strukturze FPGA rejestru wyjściowego w układzie cyfrowym skończonego automatu stanów z wyjściami typu Mealy'ego przy zastosowaniu liniowego przekształcenia mikroinstrukcji. Przy zastosowaniu liniowego przekształcenia mikroinstrukcji wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane są szeregowo. W sytuacji gdy nie zaburzy to działania całego systemu może zostać zastosowany rejestr wyjściowy zbudowany z przerzutników typu D, jednak w sytuacji kiedy wymagane jest aby wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane były równolegle niezbędne jest zastosowanie specjalnej organizacji rejestru wyjściowego. Zaproponowany w artykule rejestr zapamiętuje kolejne mikrooperacje wchodzące w skład jednej mikroinstrukcji a po załadowaniu ostatniej mikrooperacji wystawia na wyjściu całą mikroinstrukcję. Taki stan wyjść utrzymywany jest aż do momentu całkowitego zapisania kolejnej mikroinstrukcji, która pojawi się na wyjściu dopiero po jej całkowitym zapisaniu w rejestrze. W celu identyfikacji końca mikroinstrukcji wprowadzony jest dodatkowy sygnał, który ustawiany jest jednocześnie wraz z ostatnią mikrooperacją wchodzącą w skład danej mikroinstrukcji.
EN
In this paper, the structure and implementation into FPGA device of output register of digital circuit of finite state machine with Mealy outputs and applied verticalization of microinstructions is described. After verticalization of microinstructions all microoperations from this microinstruction are generated serially. If such manipulation do not affect properly working of whole system there can be applied regular output register be means of D type flip-flops. In the case, when there is required parallel execution of all microoperations there is also required applying of special architecture of output register. The proposed architecture of output register is build up two levels of registers. The register (T type) of first level remember serially generated microoperations from one microinstruction. When whole microinstruction is written into this register then it is stored in the register (D type) of second level. Value of the register of second level is not changed until next microinstruction is fully written. The end of microinstruction is indicated by special additional signal y0. It is generated parallel with last microoperation from particular microinstruction. This signal is used to store whole microinstruction in the register of second level and to reset the register of first level.
10
Content available Synteza skończonych automatów Mealy'ego z liniowym przekształceniem sieci działań i adresowaniem mikrooperacji.
75%
Bukowiec A.
|
|
tom R. 53, nr 5
27-29
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów do generowania kolejnych adresów mikrooperacji wykorzystany zostaje licznik. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy'ego z kodowaniem kompatybilnych mikrooperacji. W artykule zaproponowana również została metoda syntezy z wykorzystaniem powyższych przekształceń. Metoda ta została zilustrowana przykładem.
EN
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a counter for generation of microoperations addresses. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
11
Content available Finite state machines power dissipation classification
75%
Grześ T.
|
|
tom Z. 9
31-44
EN
Reduction of the power consumption of digital system can be obtained in many ways. Integrated circuits fabricated in CMOS technology consume power when the state of the output of logic element (gate or ?ip-?op) changes into opposite. Therefore minimizing the number of such changes lead to a reduction of the power consumption. In this paper is presented research of dependence the power dissipation infinite state machines (FSMs) on both probabilities of ones on input lines and probabilities of changes in the input value. The classification scheme for graphs obtained for those dependencies is also proposed. This classification can be used for testing the results of the power reduction process as well as testing the behavior of finite state machine while changing the statistical properties of input signals. Proposed classification can also be used for developing new methods and algorithms of reducing the power dissipation infinite state machines.
PL
Zmniejszenie zużycia energii układu cyfrowego można uzyskać na wiele sposobów. Układy scalone wykonane w technologii CMOS zużywają moc, gdy stan na wyjściu elementu logicznego (bramki lub przerzutnika) zmienia się na przeciwny. Dlatego ´ zmniejszenie liczby takich zmian prowadzi do zmniejszenia zużycia energii. W niniejszym artykule zaprezentowano badania zależności mocy pobieranej przez automat sko ńczony od prawdopodobieństw występowania jedynek logicznych na liniach wejściowych i prawdopodobieństwa zmiany wartości na liniach wejściowych. Zaproponowano również klasyfikację wykresów uzyskanych dla wymienionych zależności. Klasyfikacja ta może być zastosowana do oceny wyników procesu redukcji energii oraz sprawdzenia zachowania automatu skończonego przy zmianie właściwo ści statystycznych sygnałów wejściowych. Zaproponowana klasyfikacja może być również użyta do stworzenia nowych metod i algorytmów zmniejszenia poboru mocy w automatach skończonych.
12
Content available Zastosowanie metod adaptacyjnych w ocenie stanu środowiska glebowego
71%
Gruszczyński S. , Urbański K.
|
2007
|
tom Vol. 1, no. 1
29-39
PL
W artykule zaprezentowano wyniki uzyskane z prób zastosowania dwóch algorytmów eksploracji danych pochodzących z obserwacji stanu chemicznego gleb w otoczeniu źródeł niezorganizowanej emisji metali ciężkich. Klasyfikacje standardów koncentracji zanieczyszczeń gleb wykonane przy udziale sieci FSM (Feature Space Mapping) oraz komitetów klasyfikatorów (w tym przypadku były to: FSM+IncNet+drzewa decyzyjne i komitet sieci FSM złożony z egzemplarzy różniących się funkcją transferu) wykazały znaczącą przewagę pojedynczego klasyfikatora FSM. Dodatkowo posiada on możliwość wyekstrahowania z bazy danych reguł klasyfikacji, które później jako makroinstrukcje mogą stać się nieodzownym elementem cyfrowych map glebowych i aktywnie uczestniczyć w budowie systemu informacji o przestrzeni. W obydwu przypadkach głównym ograniczeniem, a tym samym efektywnością zastosowania algorytmów była szczupłość danych użytych w analizie. To zdecydowało o użyciu metody walidacji krzyżowej podczas tworzenia modelu klasyfikacyjnego i tym samym narzuciło ostrożne traktowanie nawet bardzo optymistycznych wyników uzyskanych takim modelem.
EN
The paper presents the results of application two data mining coming from the chemical soils state observations, within the unorganized heavy metals emission. Soil pollution concentration standards classification with the use FSM networks, and also classifications committees (in this case: FSM + IncNet + decision trees, and FSM networks Committee which consists of elements differing by transfer function) show a considerable predominance of single FSM classifier. Additionally it has the possibility to extract the classification rules from the data basis which might be in future applied as macroinstruction for preparing the soil digital maps, and actively participate in SIP construction. In both cases the main restriction and also the algorithm application effectivity was a very little amount of data used in the analyses. This brought to the decision of using the cross validation method, during creating the classification model, and thereby imposes to treat very carefully, even very optimistic results obtained by this model.
13
Content available An Efficient Two-phase Clocked Sequential Multiply : Accumulator Unit for Image Blurring
63%
Samanth R. , Nayak S. G.
International Journal of Electronics and Telecommunications
|
2022
|
tom Vol. 68, No. 2
307--313
EN
The multiply-accumulator (MAC) unit is the basic integral computational block in every digital image and digital signal processor. As the demand grows, it is essential to design these units in an efficient manner to build a successful processor. By considering this into account, a power-efficient, high-speed MAC unit is presented in this paper. The proposed MAC unit is a combination of a two-phase clocked modified sequential multiplier and a carry-save adder (CSA) followed by an accumulator register. A novel two-phase clocked modified sequential multiplier is introduced in the multiplication stage to reduce the power and computation time. For image blurring, these multiplier and adder blocks are subsequently incorporated into the MAC unit. The experimental results demonstrated that the proposed design reduced the power consumption by 𝟓𝟐% and improved the computation time by 𝟒% than the conventional architectures. The developed MAC unit is implemented using 𝟏𝟖𝟎𝒏𝒎 standard CMOS technology using CADENCE RTL compiler, synthesized using XILINX ISE and the image blurring effect is analyzed using MATLAB.
14
Kodowanie stanów samokorekcyjnych układów sekwencyjnych
63%
Kania D. , Czerwiński R.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
tom Vol. 49, nr 5
107-111
PL
Przedstawiono problem kodowania stanów automatów sekwencyjnych w odniesieniu do realizacji tych układów w strukturach programowalnych. Głównym celem jest przedstawienie nowej metody prowadzącej do uzyskiwania struktur samokorekcyjnych. Proponowana metoda jest przedstawiona za pomocą prostej modyfikacji kodowania metodą 1-hot. Wyniki eksperymentów dowodzą, że zaproponowana metoda kodowania prowadzi do istotnej redukcji powierzchni struktury w porównaniu do rozwiązań uzyskiwanych klasyczną metodą kodowania 1-hot.
EN
The paper presents the problem of state assignment for finite state machines (FSM) dedicated to programmable logic devices. The purpose of the paper is to present a new approach to state assignment which provides a self-correcting circuits. The method, based on simple modification of 1-hot method is presented. Results of experiments prove that the proposed state assignment leads to significant reduction of chip area in comparison with the classical 1-hot method.
15
Content available Framework for RIDM within functional safety management process
63%
Barnert T. , Kosmowski K. , Śliwiński M.
Journal of Polish Safety and Reliability Association
|
2012
|
tom Vol. 3, No. 2
217--226
EN
The functional safety management in life cycle is a complex process starting with identifying hazards and defining safety-related functions (SRFs) with regard to the results of risk assessment oriented at determining the safety integrity level of consecutive functions. Another element of such process is a verification of required SIL for considered architectures of safety-related system that implements given safety function. Due to complexity of the problem, to overcome difficulties in safety-related decision making often under considerable uncertainties, usually without taking into account security aspects, we propose to apply the RIDM methodology oriented on functional safety management of programmable control and protection systems in life cycle taking into some more important risk-related factors identified.
16
Modelowanie zmiany programu sygnalizacji za pomocą hierarchicznych grafów przejść automatów skończonych
63%
Kawalec P. , Krukowicz T.
Logistyka
|
2011
|
tom nr 6
PL
Artykuł opisuje zagadnienia związane z modelowaniem zmiany programów sygnalizacji podczas realizacji opisu sterowników sygnalizacji świetlnej za pomocą języków opisu sprzętu. Zawarto w nim zagadnienia wymagań formalnych dla programów przejściowych, zagadnienie określenia liczby programów niezbędnych dla prawidłowego funkcjonowania sterownika oraz weryfikacji poprawności przyjętych założeń. Informacje przedstawione w artykule są oparte na projekcie algorytmu sterowania dla rzeczywistego skrzyżowania.
EN
The paper discribes problems of modelling of changing control program while describing traffic lights controllers with hardware description language. It discusses issues of formal requirements for interchange programs, determination of a number of programs necessary for proper controller operation as well as verification of assumptions. The baseline information for the paper was the design of traffic conrol algorithm for a real road crossing in Warsaw.
17
Content available Improving the LUT count for Mealy FSMs with transformation of output collections
63%
Barkalov A. , Titarenko L. , Mazurkiewicz M.
|
2022
|
tom Vol. 32, no. 3
479--494
EN
A method is proposed which aims at reducing the number of LUTs in the circuits of FPGA-based Mealy finite state machines (FSMs) with transformation of collections of outputs into state codes. The reduction is achieved due to the use of two-component state codes. Such an approach allows reducing the number of state variables compared with FSMs based on extended codes. There are exactly three levels of LUTs in the resulting FSM circuit. Each partial function is represented by a single-LUT circuit. The proposed method is illustrated with an example of synthesis. The experiments were conducted using standard benchmarks. They show that the proposed method produces FSM circuits with significantly smaller LUT counts compared with those produced by other investigated methods (Auto and One-hot of Vivado, JEDI, and transformation of output collection codes into extended state codes). The LUT count is decreased by, on average, from 9.86% to 59.64%. The improvement of the LUT count is accompanied by a slightly improved performance. The maximum operating frequency is increased, on average, from 2.74% to 12.93%. The advantages of the proposed method become more pronounced with increasing values of FSM inputs and state variables.
18
Content available Reducing the number of LUTs for Mealy FSMs with state transformation
63%
Barkalov A. , Titarenko L. , Mielcarek K.
International Journal of Applied Mathematics and Computer Science
|
2024
|
tom Vol. 34, no. 1
167--178
EN
In many digital systems, various sequential blocks are used. This paper is devoted to the case where the model of a Mealy finite state machine (FSM) represents the behaviour of a sequential block. The chip area occupied by an FSM circuit is one of the most important characteristics used in logic synthesis. In this paper, a method is proposed which aims at reducing LUT counts for FPGA-based Mealy FSMs with transformation of state codes into FSM outputs. This is done using the combined state codes. Such an approach allows excluding a block of transformation of binary state codes into extended state codes. The proposed method leads to LUT-based Mealy FSM circuits having exactly three levels of logic blocks. Under certain conditions, each function for any logic level is represented by a circuit including a single LUT. The proposed approach is illustrated with an example of synthesis. The results of experiments conducted using standard benchmarks show that the proposed method produces LUT-based FSM circuits with significantly smaller LUT counts than is the case for circuits produced by other investigated methods (Auto and One-hot of Vivado, JEDI, and transformation of binary codes into extended state codes). The LUT count is decreased by an average of 17.96 to 91.8%. Moreover, if some conditions are met, the decrease in the LUT count is accompanied with a slight improvement in the operating frequency compared with circuits based on extended state codes. The advantages of the proposed method multiply with increasing the numbers of FSM inputs and states.
19
Content available The use of the GIS system in optimizing the costs of inspecting technical devices
62%
Miłek M. , Stanik J. , Kiedrowicz M. , Napiórkowski J.
GIS Odyssey Journal
|
2023
|
tom Vol. 3, no. 2
51--63
EN
Enterprises using cranes, HDS platforms, other handling equipment, or pressure equipment in their activities are subject to registration with the Office of Technical Inspection (UDT), which is obliged to conduct inspection activities on them. Inspections of technical devices are aimed at checking their technical condition. Approximately 1.3 million technical devices are currently subject to UDT supervision in Poland. Annually, UDT inspectors carry out over 1 million tests of technical devices, and the activities carried out by UDT translate into a constant reduction in the accident rate. All this takes place in conditions that require continuous work planning and scheduling. This article aims to present and discuss the use of open-source solutions for planning the work of teams carrying out inspection activities, along with the concept of their use.
20
Content available National-Level Implementation of the Commission Regulation (EU) 2016/631 of 14/04/2016 Establishing a Network Code on Requirements for Grid Connection of Generators
62%
Rychlak J.
Acta Energetica
|
2018
|
tom nr 2
4--13
EN
This paper explains the provisions of the network code in the Commission Regulation (EU) 2016/631, known as Network Code Requirements for Generators, and identifies technical and legal conditions related to its implementation at the national level. It specifies, for example, possible concepts of the LFSM automatic control application in the power system defence plan. Based on the National Power System (NPS)’s development scenarios until 2025 and 2030, potential threats to its operation are identified. Issues related to the operation of power system with a high level of wind and PV sources’ penetration are discussed, and the new requirements for generators, which in such conditions are critical for maintaining the power system’s safe operation, are identified.
PL
Artykuł wyjaśnia zapisy kodeksu sieciowego w Rozporządzeniu Komisji (UE) 2016/631, znanym jako Network Code Requirements for Generators, oraz identyfikuje uwarunkowania techniczno-prawne związane z jego implementacją na poziomie krajowym. Podaje przykładowo możliwe koncepcje wykorzystania automatyki LFSM w procesie obrony systemu elektroenergetycznego. Na podstawie scenariuszy rozwoju Krajowego Systemu Elektroenergetycznego (KSE) w perspektywie 2025 i 2030 roku dokonano identyfikacji potencjalnych zagrożeń w jego pracy. Przybliżono zagadnienia związane z funkcjonowaniem systemu elektroenergetycznego, przy wysokim poziomie penetracji generacji wiatrowej i PV, oraz zidentyfikowano nowe wymagania dla wytwórców, które w takich warunkach są krytyczne dla zachowania bezpiecznej pracy systemu elektroenergetycznego.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.