Wyniki wyszukiwania - Biblioteka Nauki

1

Design of high frequency OTA in 130 nm CMOS technology with single 1.2 V power supply

100%

Pankiewicz B. , Madej M.

|

2010

|

tom T. 18

403-408

EN

In this paper, a CMOS operational transconductance amplifier (OTA) for low power supply voltage and VHF continuous time filtering applications is described. The input stage of the proposed circuit is based on CMOS inverters. The transconductance of OTA is tuned using the bulk effect of transistors. A tuning circuit is also discussed. A good frequency behavior of the described OTA is obtained due to the lack of internal nodes. In order to enhance a DC voltage gain of the open loop OTA, a negative resistance circuit is employed. This circuit is also tuned. The proposed amplifier was designed and simulated using the UMC (United Microelectronic Corp., Taiwan) 130 nm process with the 1.2 V supply voltage. The OTA was used in the application of a third order Gm - C elliptic filter. SPECTRE simulation results show the cutoff frequency of about 800 MHz and the THD less than - 40 dB for the output voltage up to 0.5 Vpp.

PL

W artykule przedstawiono wzmacniacz transkonduktancyjny OTA zasilany niskim napięciem i przeznaczony do użycia w filtrach czasu ciągłego w zakresie wysokich częstotliwości przetwarzanych sygnałów. Stopień wejściowy zbudowany jest w oparciu o inwertery CMOS. Wartość transkonduktancji wzmacniacza jest przestrajana z wykorzystaniem efektu podłożowego tranzystorów. Omówiono również układ dostrajania wzmacniacza. Brak wewnętrznych węzłów zapewnia dobre charakterystyki częstotliwościowe wzmacniacza. W celu osiągnięcia wysokiego wzmocnienia napięciowego, stopień wejściowy wzmacniacza został obciążony układem o ujemnej rezystancji. Opisany układ zaprojektowano oraz wykonano symulacje po ekstrakcji topografii z użyciem technologii UMC (United Microelectronic Corp., Taiwan) 130 nm przy napięciu zasilania 1,2 V. Jako przykład zastosowania wzmacniacza zaprojektowano dolnoprzepustowy filtr eliptyczny trzeciego rzędu. Symulacje z użyciem oprogramowania SPECTRE wykazały częstotliwość odcięcia równą 800 MHz i zniekształcenia THD wynoszące mniej niż -40 dB dla napięcia wyjściowego o wartości 0,5 Vpp.

2

Design of Bandgap Core and Startup Circuits for All CMOS Bandgap Voltage Reference

88%

Hongprasit S. , Sa-Ngiamvibool W. , Aurasopon A.

|

2012

|

tom R. 88, nr 4a

277-280

EN

This paper proposes a new self-biased op-ampˇŚs startup circuit design and improved bandgap core circuit for all CMOS bandgap voltage reference (BGR). In a conventional BGR circuit, the startup circuit may be designed either be required an external power on reset signal (POR) or composed of several MOS transistors for generating bias current and the bandgap core circuits has two nodes that are controlled currents and voltages by resistors of the same value. The new startup circuit presented here is designed by using only one NMOS transistor with circuit solutions suitable for low supply-voltage operation and achieved the correct bias point stability at the power on and the bandgap core circuit is defined the currents and voltages only one node which can be controlled by input voltages definition of op-amp are equalized for reducing the number of resistor. The simulation results indicate reference voltage of about 500.2 mV, temperature coefficient(TC) of 5ppm/˘XC, which can be successfully operated with a minimum power supply of 1.2V at a temperature of 0-100˘XC and a total power dissipation of 10.7 �ÝW at room temperature.

PL

W artykule zaproponowano nowe możliwości projektowania CMOS pasmowych wzorców napięcia. W obwodach konwencjonalnych wymaga ne jest użycie zewnętrznego sygnału resetu albo użycie kilku tranzystorów MOS generujących prąd polaryzacji. W nowej koncepcji wykorzystywane są tylko tranzystory NMOS co umożliwia pracę przy niskim napięciu zasilającym.

3

Wzmacniacz AD8594 w niskich temperaturach

75%

Pająkowski J.

|

2008

|

tom Vol. 49, nr 6

156-158

PL

W artykule opisano właściwości wzmacniaczy operacyjnych CMOS AD8594 w zakresie temperatur 4,2...300 K. Przedstawiono charakterystyki trzech podstawowych parametrów w funkcji temperatury: wzmocnienia napięciowego, wejściowego napięcia niezrównoważenia i częstotliwości granicznej trzydecybelowej. W niniejszym artykule pokazano, że możliwa jest praca wzmacniacza AD8594 w temperaturze wrzenia ciekłego helu.

EN

The article describes behaviour of CMOS operational amplifiers AD8594 at temperatures from 4,2 to 300 K. The three basic parameters versus temperature are presented: open loop gain, offset and 3dB limit frequency. The article shows that operation of AD8594 amplifier is possible at temperature of liquid helium.

4

The MPW service development

75%

Obrębski D. , Kucharski K. , Tomaszewski D. , Kłos H.

|

2011

|

tom Vol. 52, nr 3

16-21

PL

Artykuł przedstawia zakończony w ubiegłym roku w Instytucie Technologii Elektronowej proces uruchamiania usługi MPW (Multi Project Wafer). Jego celem było umożliwienie studentom polskich i zagranicznych uczelni technicznych taniego wykonania prototypowego układu scalonego ASIC opracowanego w ramach zajęć lub pracy dyplomowej. Usługa MPW oparta jest na własnym procesie technologicznym ITE (3 µm bulkCMOS), który nie należy do nowoczesnych, jednakże jego koszty produkcji są bardzo niskie, a ponadto dzięki obsłudze nowoczesnych narzędzi projektowania EDA-CAD jego zastosowanie w procesie dydaktycznym może być bardzo wartościowe. Na potrzeby serwisu MPW w Instytucie został opracowany pakiet projektowy dedykowany procesowi C3P1 M2 - ITE Process Design Kit - IDK, obsługujący funkcjonalności typowe dla rozbudowanych pakietów pochodzących od komercyjnych firm technologicznych (foundries). IDK współpracuje z narzędziami EDA-CAO firmy Cadence Design Systems™ (CDS), najpopularniejszymi na uczelniach.

EN

This paper presents the MPW (Multi Project Wafer) service development, which was completed in the Institute of Electron Technology last year. The main goal of this work was to enable Polish and foreign technical universities to fabricate in a cost effective way ASICs developed by students during courses or as diploma works. The MPW service is based on ITE proprietary CMOS process, - 3 µm bulk CMOS, which, as the authors realize, is not up-to-date. On the other hand, its manufacturing costs are very low and due to support of contemporary EDA-CAD tools its utilization during the microelectronics and silicon technology courses can be a valuable expenence. The C3P1 M2 process is supported by ITE Process Design Kit (IDK), developed internally, which provides features typical for PDKs coming from regular foundries. IDK is dedicated for use with Cadence Design Systemss (COS) software, as the most popular in academia community.

5

A low-voltage CMOS negative impedance converter for analogue filtering applications

71%

Jendernalik W.

|

2007

|

tom Vol. 55, nr 4

419-423

EN

A novel current-inversion type negative impedance converter (CNIC) is presented. It is built without the use of any resistors. Furthermore, a second-order low-pass filter based on this CNIC is also analysed. It shows a bandwidth of 50 MHz at 320 J.LW power consumption and 2 V supply voltage when realized in a 0.35 ?m CMOS process.

6

Statyczny pobór mocy w nanometrowych układach scalonych CMOS

63%

Kuźmicz W. , Pfitzner A. , Piwowarska E. , Kasprowicz D.

|

2008

|

tom Vol. 49, nr 9

119-122

PL

Jedną z głównych zalet technologii CMOS w zastosowaniu do wytwarzania cyfrowych układów scalonych był znikomy statyczny pobór mocy. Jednak układy wytwarzane przy zastosowaniu najbardziej zaawansowanych technologii, o długości kanału tranzystora poniżej 100 nm, nie mająjuż tej zalety. Tranzystory o takich długościach kanału przewodzą dość znaczne prądy (zwane prądami upływu) nawet w stanie wyłączenia. Artykuł omawia mechanizmy fizyczne przepływu tych prądów, wskazuje na ich związki z konstrukcją i technologią tranzystorów, a także zwraca uwagę na silny wpływ rozrzutów produkcyjnych na całkowity statyczny pobór prądu przez cyfrowe układy CMOS.

EN

One of the main advantages of digital CMOS circuits used to be negligible static power consumption. However, CMOS circuits manufactured with the most advanced technologies (with channel lengths below 100 nm) have lost this advantage. MOS devices having such gate lengths exhibit significant leakage currents even when turned off. The paper discusses the physical origins of these currents, shows how they depend on the device design and technology, and demonstrates strong dependence of the total static current consumption in digital CMOS circuits on process related variability.

7

Nanoelektronika - elektronika XXI wieku

63%

Korzec Z.

|

1999

|

tom nr 4

5-18

PL

Postęp w technologii elektronowej pozwala obecnie na realizacją przyrządów półprzewodnikowych i innych elementów elektronowych o wymiarach rządu kilkudziesięciu nanometrów, wymiarach zbliżonych do stałych sieci krystalicznej półprzewodników. Przy tak małych wymiarach konieczne jest uwzględnienie zjawisk kwantowych i falowych poszczególnych elektronów. W artykule omówiono zasadnicze trzy kierunki rozwoju przyrządów elektronowych skali nanometrowej: skalowane struktury CMOS o specjalnych rozwiązaniach, przyrządy półprzewodnikowe typu RTD (ang.Resonant Tunneling Devices) oraz przyrządy molekularne.

EN

This paper gives some glimpses on the research developments toward nanometer-scale electronics. The possible extensions and applications of CMOS technology in the nanometer regime is first discussed. CMOS technology is the predominant over the last 25 years in the microelectronics industry. The concept of scaling the MOS device has been applied over many technology generations, resulting in both density and performance. However, the lows of quantum mechanics and the limitations of fabrication techniques may soon prevent farther reduction in the size of today's conventional MOS structure. In order to continue the miniaturisation of circuit elements down to the nanometer scale new classes of nanometer-scale devices are investigated. The main classes are: a) resonant tunnelling devices and 2) molecular electronics devices. Both are briefly discussed and final conclusions are given..

8

Front-End electronics for Silicon Photomultiplier detectors implemented in CMOS VLSI integrated circuit

63%

Mos R. , Barszcz J. , Jastrząb M. , Kucewicz W. , Młynarczyk J. , Raus E. , Sapor E.

|

2010

|

tom R. 86, nr 11a

79-83

EN

Silicon Photomultiplier (SiPM) detectors are of great interest mostly because they can operate with light levels of few photons at room temperature and have fast response with typical rise time of 2-5ns. The paper presents an integrated circuit of front-end electronics designed in CMOS technology, dedicated for Silicon Photomultiplier (SiPM) detectors. The circuits was produced in the AMS 0,35�Ým technology and preliminary test results show its high performance.

PL

Krzemowe fotodetektory cieszą sie dużym zainteresowaniem e względu na możliwość rejestracji światła w temperaturze pokojowej na poziomie pojedynczych fotonów. W artykule przestawiono układ scalony elektroniki odczytowej do krzemowych fotopowielaczy zrealizowany w technologii CMO (AMS 0,35 .m) oraz wstępne wyniki testów potwierdzające jego funkcjonalność.

9

Analogowy filtr Gm-C odbiornika GSM z automatycznym dostrajaniem częstotliwości

63%

Jakusz J.

|

2008

|

tom Vol. 49, nr 11

144-148

PL

Przedstawiono scalony analogowy filtr CMOS Gm-C z układem automatycznego dostrajania charakterystyk częstotliwościowych, spełniający wymagania filtru kanałowego odbiornika telefonii komórkowej GSM. Jest to w pełni różnicowy dolnoprzepustowy filtr eliptyczny 5. rzędu, charakteryzujący się niskim poborem mocy (2,4 mW) i małą powierzchnią struktury krzemowej (0,31 mm2). Częstotliwość graniczna filtru jest dostrajana przez automatyczny układ typu master-slave, wykorzystujący jako układ wzorcowy bezstratny integrator Gm-C. Filtr został zaprojektowany i wykonany w technologii CMOS 0,8 µm (AMS - Austriamicrosystems).

EN

This paper describes a low-voltage channel selection continuous-time low-pass filter with on-chip tuning for a GSM cellular phone receiver. The filter was realized as balanced fifth-order elliptical Gm-C filters to achieve low current consumption. The cutoff frequency tuning was based on single integrator master-slave tuning circuit.

10

Programowalny zlinearyzowany wzmacniacz transkonduktacyjny CMOS

62%

Szczepański S. , Pankiewicz B. , Kozieł S.

|

2008

|

tom T. 15

225-230

PL

W artykule przedstawiono metodę linearyzacji wzmacniacza transkonduktancyjnego CMOS wykorzystującą sprzężenie w przód. Zaproponowany wzmacniacz składa się ze wzmacniaczy różnicowych MOS oraz rezystora służącego jako odniesienie. W rezultacie otrzymujemy efektywną metodę linearyzacji charakterystyk przejściowych wzmacniacza transkonduktancyjnego. Programowanie wartości transkonduktancji wzmacniacza realizowane jest z zastosowaniem techniki programowalnych luster prądowych. Symulacje elektryczne przy użyciu pakietu SPICE dla technologii AMS CMOS 0.35[mi]m i zasilaniu pojedynczym napięciem 3V dają zniekształcenia THD przetwarzanego sygnału o wartości międzyszczytowej 1Vpp mniejsze niż -35.8dB dla zmian temperatur pracy od -30°C do +90°C. Zakres liniowej pracy wynikowego wzmacniacza jest szerszy niż stosowanych do jego budowy par MOS. Pobór mocy wynosi 0.76mW.

EN

In this paper, a feed forward linearization method for programmable CMOS Transconductance Operational Amplifier (OTA) is described. The proposed circuit technique is developed using simple source-coupled differential pair transconductors and linear reference resistor (R). As a result, an efficient linearization of a transfer characteristic of the OTA is obtained. The gm - programmability of the developed OTA was obtained using a programmable current mirror array technique. SPICE simulations show that for 0.35 [mi]m AMS CMOS process with a single +3 V power supply, total harmonic distortion (THD) at 1Vpp and temperature range from -30°C to +90°C is less than -35.8dB. Moreover the input voltage range of linear operation is increased. rower consumption of the linearized OTA circuit is 0.76 mW.

11

A statistical circuit design in submicron VLSI MOS device

54%

Rybarczyk A. , Szulc M. , Bajorski P.

|

2002

|

tom Vol. 27, No. 3

141-156

12

Analogowe filtry CMOS w scalonych odbiornikach telefonii bezprzewodowej

51%

Jakusz J. , Jendernalik W.

|

2007

|

tom Vol. 48, nr 9

26-30

PL

Na przestrzeni ostatnich lat powstało wiele nowych standardów komunikacji bezprzewodowej, co doprowadziło do zwiększonego zapotrzebowania na przenośne urządzenia wielosystemowe. Tendencja do redukcji poboru mocy, zmniejszania rozmiarów oraz obniżania kosztów produkcji tych urządzeń zmusza do poszukiwania nowych rozwiązań układowych. Jednym z ważniejszych bloków w pełni scalonego odbiornika telefonii bezprzewodowej jest dolnoprzepustowy filtr pasma podstawowego. W artykule omówiono dwa analogowe filtry pasma podstawowego zaprojektowane w Katedrze Systemów Mikroelektronicznych Politechniki Gdańskiej i wykonane w technologii CMOS 0,35 um przez Austriamicrosystems.

EN

Many new standards of cordless communication were introduced within the last years what is leading to increased demand for mobile multiStandard devices. The need to reduce production costs, power dissipation, and sizes of these devices is forcing to develop new circuit solutions for a single-chip transceiver in a CMOS technology. One of that circuit is continuous-time channel-select filter in the front-end of a mobile receiver. This paper presents two realizations of analogue active-RC low-pass channel-select filters in 0.35 um CMOS technology designed at Department of Microelectronic Systems, Gdansk University of Technology, and fabricated by Austriamicrosystems.

13

Design and testing of CMOS asynchronous flash analog-to-digital converter

51%

Frankiewicz M. , Mroszczyk P. , Gołda A. , Kos A.

|

2009

|

tom Vol. 50, nr 12

19-22

EN

The paper describes design and testing of the monolithic asynchronous analog-to-digital converter fabricated in CMOS AMS 0.35 µm technology. Two basic tests are applied to calculate error parameters of the ADC: code test to obtain a static characteristic and input-output test to measure the SNR (signal-to-noise), the ENOB (effective-number-of-bits), and propagation times to determine maximum conversion speed. Two different test circuits are used to measure these parameters. Unit under test is the 4-bit flash analog-to-digital asynchronous converter with additional error detection systems.

PL

Praca opisuje projekt i testy scalonego asynchronicznego przetwornika analogowo-cyfrowego typu flash wykonanego w technologii CMOS AMS 0,35 µm. W celu wyznaczenia parametrów i błędów układu zastosowano dwie metody: code test aby otrzymać charakterystykę statyczną i input-output test aby zmierzyć stosunek sygnału do szumu (SNR), efektywną liczbę bitów (ENOB) oraz czasy propagacji i maksymalną szybkość przetwarzania. Na potrzeby pomiarów zaprojektowano i zbudowano dwa układy testowe. Badany układ scalony stanowi 4-bitowy asynchroniczny przetwornik A/C z dodatkowymi układami wykrywającymi błędy przetwarzania.

14

Gate level thermal simulation of CMOS ICs with emphasis on switching power

51%

Kłąb S. , Napieralski A. , De Mey G.

|

2009

|

tom Vol. 50, nr 12

52-55

EN

Thermal issues in today's VLSI circuits are under intensive research due to technology scaling and increasing power density. Nowadays, more than a half of IC failures is caused by exceeded heating of a semiconductor structure. Therefore, it is necessary to constantly develop accurate methods capable of predicting temperature profile inside the chip structure. We propose a model to obtain variation of temperature in digital CMOS ICs, resulting from dynamic power dissipation. A gate-level logic simulator prepared by authors is coupled with temperature calculation method based on analytical solution of the heat equation. Planar heat sources are represented by a finite area and images method is used to apply proper boundary conditions. Temperature and its influence on propagation delay is calculated in consecutive steps of a simulation. Use of logic simulation instead of circuit-level simulation enables us to save computation time. Moreover, the analytical solution does not have drawbacks specific for numerical methods, e.g. it is not needed to use a mesh. The proposed method let us also observe fast changing temperature variations and propagation delay fluctuations within a small range of time. Ring oscillator circuits were used to show proper operation of implemented software application. Simulations were made for a generic 90 nm technology using basic digital circuits.

PL

Zjawiska cieplne we współczesnych układach VLSI wymagają intensywnych badań naukowych ze względu na postępującą miniaturyzację oraz rosnące gęstości mocy traconych w przyrządach. Szacuje się, iż ponad połowa uszkodzeń układów mikroelektronicznych jest powodowana przez nadmierne nagrzewanie struktury półprzewodnikowej. Z tego względu konieczne jest stałe rozwijanie metod pozwalających na oszacowanie profilu temperatury wewnątrz układu. Autorzy proponują model pozwalający określić zmiany temperatury w cyfrowych układach CMOS wywołane stratami dynamicznymi mocy. Został przygotowany symulator logiczny na poziomie bramek sprzężony z mechanizmem wyznaczania temperatury opartym na analitycznym rozwiązaniu równania transport ciepła. Źródła ciepła są ograniczane skończoną powierzchnią, a w celu wprowadzenia warunków brzegowych zastosowano metodę obrazów (ang. Mirror Images Metod). Temperatura oraz jej wpływ na czas propagacji stanów logicznych są znajdowane w kolejnych krokach symulacji. Prawidłowość pracy symulatora została zbadana z użyciem układów oscylatorów pierścieniowych. Symulacje przeprowadzono dla technologii 90 nm.

15

Zastosowanie fotografii cyfrowej do pomiarów barwy

45%

Moćko W.

|

2007

|

tom R. 83, nr 1

39-42

PL

W artykule przedstawiono koncepcję wykorzystania cyfrowego aparatu fotograficznego do pomiarów barwy. System kolorymetru matrycowego wykorzystuje dane z plików typu RAW, wykonanych przy użyciu cyfrowego aparatu fotograficznego. Zawierają one nieprzetworzone dane, odczytane bezpośrednio ze scalonego przetwornika obrazu. W pierwszej fazie analizy obraz jest poddawany obliczeniom, które mają na celu uzyskanie wartości liczbowych liniowo zależnych od luminancji badanej powierzchni. Korygują one wpływ parametrów ekspozycji i układu optycznego aparatu na wynik pomiaru. Ponieważ czułości widmowe kanałów aparatu fotograficznego (RGB') odbiegają od czułości widmowych normalnego obserwatora kolorymetrycznego (XYZ CIE), zastosowano przekształcenie pomiędzy tymi układami barw, pozwalające na uzyskanie wyniku pomiaru w postaci składowych trójchromatycznych XYZ. W obecnej fazie projektu jest to przekształcenie liniowe, którego parametry wyznaczono metodą regresji liniowej na podstawie pomiarów odpowiednio przygotowanych próbek uczących. Za pomocą opracowanego kolorymetru matrycowego wykonano serię próbnych pomiarów i wyznaczono średni błąd pomiaru.

EN

This article describes concept of using digital camera for color measurements. Imaging colorimeter system uses data from RAW file, acquisited by digital camera. They include unprocessed data, read directly from imaging element. The first stage of analysis is an image correction to give linear dependency of pixel value and luminance. Those corrections eliminate influence of exposure and camera optics on measuring results. Since digital camera channels spectral sensitivities (RGB') are different from spectral sensitivities of normal color obsen/er (XYZ CIE), transformation between this color systems was made. It allows to obtain color measurement results scaled as tristimulus values XYZ. At present phase ofproject a linear transformation was used. Its parameters were calculated by means of linear regression method. Input data was taken by measurement of special prepared learning samples. Test measurements with prepared imaging colorimeter were made and an average error was calculated.

16

Wyładowania elektrostatyczne w układach scalonych: modele ESD i powodowane zniszczenia

44%

Półtorak B. , Domański K. , Szatkowski J. , Bała W.

|

2007

|

tom Vol. 48, nr 3

47-49

PL

Przedstawiono zagrożenia spowodowane wyładowaniami elektrostatycznymi (Electrostatic Discharge ESD) w nowoczesnych układach scalonych wykonywanych w technologii CMOS oraz metodologię ich charakteryzowania i kwalifikację. Podano przykłady konkretnych rozwiązań konstrukcyjnych.

EN

The aim of the paper is to provide ESD models and to describe the dangers of Electrostatic Discharges (ESD) in integrated circuits (IC) manufactured in the modern sub-µ CMOS technology.

17

Metody zabezpieczania układów CMOS o wysokiej skali integracji przed wyładowaniami elektrostatycznymi ESD

44%

Półtorak B. , Domański K. , Szatkowski J. , Bała W.

|

2007

|

tom Vol. 48, nr 6

46-49

PL

Przedstawiono budowę, działanie, sposób charakteryzacji i rozwiązania konstrukcyjne układów zabezpieczających przed wyładowaniami elektrostatycznymi (ESD) układów scalonych wykonywanych w technologii CMOS.

EN

The aim of the paper is to provide the structure, functioning and ways of measuring the Electrostatic Discharges (ESD) elements in integrated circuits (IC) manufactured in the modern sub-µ CMOS technology.

18

Wielowejściowe bramki prądowe

36%

Łuczak R. , Rajewska M.

|

2011

|

tom Vol. 52, nr 9

171-174

PL

W pracy ukazane są wybrane aspekty realizacji cyfrowych układów prądowych, a w szczególności nakład sprzętowy i pobierana moc. Podejmuje się próbę redukcji nakładu sprzętowego i mocy poprzez realizację wielowejściowych bramek prądowych. Zaproponowano budowę bramek wielowejściowych, realizujących te same funkcje logiczne, które dotychczas realizowano za pomocą kilku bramek. Pokazano zastosowanie nowych bramek, a w szczególności nowej dwuwejściowej bramki, realizującej funkcję logiczną NOR do implementacji funkcji wzorcowej typu T. Ponieważ algebra Bramek prądowych różni się od algebry Boole'a, gdyż poza stanami logicznymi "1" i "O", występuje stan logiczny "-1", minimalizację układów przeprowadza się z innymi technikami, wyszukując tzw. funkcji wzorcowych. Funkcja typu T jest jedną z nich. Jej realizacja sprzętowa wymagała dotychczas zastosowania dwóch bramek. Skutkiem stosowania bramek wielowejściowych jest znacząca redukcja nakładu sprzętowego i mocy pobieranej przez system CMCL (Current-Mode Current Logic), co jednocześnie wpływa na wzrost szybkości przetwarzania.

EN

In present paper the issues of the realisation of digital circuits of current-mode gates are presented. Especially the power consumption and large complexity of circuits were shown. The attempt of the reduction of both of adverse features, by the realisation of multi-input modules using for the synthesis of current-mode gates is taken. As a result of the research. the modification of modules was done. With new modules, the construction of multi-input current-mode gates, realising the same logical functions as several gates together before is possible. The new multi-input currenl-mode gates, aspecially the dual-input NOR gate for the hardware implementation of the T-type standard logical function is proposed. The algebra of current-mode gates is different than boolean. With logical states "O" and "1" the state "-1" occurs. The state "-1" makes possible to realise the T-type standard function by simple way. For the more reduction of the hardware complexity of the realization of this function, the application of a new current-mode gate is proposed. As effect of an application of new multi-input gates are a reduction of a power consumption and reduction of the hardware complexity of the current-mode digital system. The less complexity and power consumption cause the acceleration of the performance of digital circuits.

19

A low-voltage CMOS negative impedance converter for analogue filtering applications

36%

Jendernalik W.

|

nr 4