Wyniki wyszukiwania - Biblioteka Nauki

1

Optymalizacja szumowa wielokanałowych mieszanych układów scalonych na przykładzie układu RX64

100%

Gryboś P.

|

tom Vol. 50, z. 3

441-470

PL

W artykule przedstawiono metrologię projektowania wielokanałowych specjalizowanych układów scalonych w technologii CMOS, ze zwróceniem szczególnej uwagi na optymalizację szumową stopni wejściowych i minimalizację przesłuchów w układach analogowo-cyfrowych. Szczegółową analizę sposobu projektowania przeprowadzono w oparciu o 64-kanałowy układ scalony RX64 do odczytu paskowych detektorów krzemowych używanych do detekcji niskoenergetycznego promieniowania X.

EN

This paper describes designing of multichannel mixed-mode Application Specific Integrated Circuits in CMOS technology. The author discusses the problems of noise optimisation and crosstalk in mixed-mode integrated circuit on example of 64-channel chip RX64. This chip has been designed for the digital readout of silicon strip detectors used for position-sensitive X-ray imaging. Various requirements and constraints implied by this particular application have been taken into account in the design stage. The XR64 chip consists of low noise analogue front-end electronic and digital blocks for data storage, bias control and communication via serial link. An architecture of integrated circuit has been described with a special attention paid to noise optimisation. A method of noise minimisation of front-end electronic has been developed taking into account capacitance of X-ray sensor and different value of bias current in the input transistor of charge preamplifier. The second order effects in noise calculation have also been investigated. The minimisation of crosstalk in mixed-mode RX64 chip has been considered. As the chip contains analogue and digital blocks placed on common epi-type substrate, particular attention has been paid to the layout. The floorplan, power distribution and guardring placement are described. The results of the design are verifield by noise measurements using internal calibration generator, radioactive source with X-ray sensor and considering the noise counts according to the Rice formula. The equivalent input noise measured at room temperature for a sensor capacitance of 2.5 pF and peaking time of 0.8 us is only 145 el. rms.

2

10 Years Anniversary of Solid-State Circuits Society Chapter Poland

100%

Kasiński K. , Gryboś P. , Kmon P. , Kłeczek R.

|

tom Vol. 63, Nr 11

46--57

EN

This paper presents the origins and evolution of IEEE Solid-State Circuits Society Chapter Poland established in 2013 by a group of microelectronic professionals and academics. During the years of its activity, the chapter officers managed to organize many interesting, microelectronics-focused seminars, courses, and lectures delivered by renowned people, often authoring the books used during the education of the new generation of circuit designers. A big success was an organization of the European Solid-State Circuits Conference / European Solid-State Device Research (ESSCIRC / ESSDERC 2019) conference in Kraków, an event that was warmly received by the majority of participants and steering committee of this most prominent microelectronics-focused conference organized yearly since more than 50 years. The establishment of the chapter helped grow the microelectronics industry and academia activities in Poland.

PL

Artykuł prezentuje początki i rozwój polskiego oddziału (Chapter) IEEE Solid-State Circuits Society założonego w 2013 roku przez grupę profesjonalistów i wykładowców akademickich. Przez lata swojej aktywności, oddział zdołał zorganizować wiele interesujących wykładów, seminariów i kursów zorientowanych na mikroelektronikę. Wydarzenia te były często prowadzone przez znane osobistości, często autorów pozycji literaturowych wykorzystywanych do edukacji nowej generacji projektantów układów scalonych. Wielkim sukcesem była organizacja w Krakowie konferencji European Solid-State Circuits Conference/European Solid-State Device Research (ESSCIRC/ESS - DERC 2019). Wydarzenie to odbiło się bardzo pozytywnym echem w środowisku, wśród zarówno jej uczestników jak i komitetów organizacyjnych tej najważniejszej europejskiej konferencji ukierunkowanej na mikroelektronikę, organizowanej corocznie od ponad 50 lat. Założenie oddziału pomogło rozwinąć zarówno przemysł jak i działalność akademicką w dziedzinie mikroelektroniki w Polsce.

3

Nowoczesna mikroelektronika jako sprzętowe oblicze technik informacyjnych

100%

Łuba T. , Zbierzchowski B. , Jóźwiak L.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2000

|

tom nr 1

52-59

PL

Omówiono trendy rozwojowe współczesnej mikroelektroniki i jej wpływ na rozwój szeroko rozumianych systemów informacyjnych. Wykazano, że o rozwoju tym decydują nie tylko względy ilościowe, ale również jakościowe, np. technologia wykonania i technika układów reprogramowalnych.

EN

Development trends of contemporary microelectronics, as well as its influence on development of widely grasped information systems arę discussed. It was proved, that about thjs development decide not oniy quantitative, but also qualitative reasons, such as technology of manufacturing and technology of programmable devices.

4

Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych

100%

Kłosowski M. , Pankiewicz B. , Wójcikowski M.

|

tom R. 91, nr 9

97-100

PL

W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotną transformację DCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu Linux i jest przeznaczony do sprzętowego wspierania kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym.

EN

In the paper a customizable digital Discrete Cosine Transform accelerator for the H.264 video compression standard has been described. The accelerator also performs the inverse DCT, quantization and dequantization. The accelerator was initially implemented in the FPGA. It has been successfully verified, then implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor.

5

System of biomedical signal measurement for psychological profiling of soldiers

100%

Różanowski K. , Lewandowski J. , Kleczkowski J. , Sondej T.

|

tom Vol. 6, nr 4

148--151

EN

We present a project of a system of biological signal measurement for psychological profiling of soldiers. The system consists of specialized modules divided into measurement, communications, and powering blocks. The individual devices of the system communicate with one another thorough a dedicated protocol based on the CAN bus interface. The measurement system was designed as a portable, battery-powered device that could be attached to clothing. Apart from hardware, the system comprises a number of desktop and server applications. For data processing and storage, a number of dedicated applications were designed ranging from server applications to mobile user applications. In the article, we review mechanisms that employ genetic algorithms for a determination of the set of traits of an optimal psychological profile. Moreover, we describe ways of remote transmission of information to data bases with the use of the GPRS system. The presented system is designed as a specialized SOC integrated circuit.

6

A sub-µ W conductance converter for bioimplantable devices

99%

Miranda N. , Morais R.

|

tom Vol. 1, nr 3

236-240

EN

This article describes a new electrical conductance converter method suitable for very low power applications, where energy constraints prevail over speed and measurement accuracy. This method gathers voltage integration and shopper stabilization techniques to process noisy Ion level signals and overcome severe limitations of weak inversion channel CMOS circuitry. Main features, tradeoffs and upgrades are exploited. Besides that, the paper presents the circuit schematics for a standard 0.35 µm CMOS implementation. Post-layout simulations show a total current consumption lower than 750nA, including current source excitation inherent to the conductance measurement. Such low power consumption allows measuring several physical parameters using self-powered wireless sensors networks.

7

Design of radiation resistant digital blocks for the ASICs dedicated to the readout of the tracking detector in the ATLAS experiment

99%

Szczygieł R.

|

2006

|

tom z. 109

93-100

EN

In the paper two application specific integrated circuits (ASICs) are presented: ABCD for silicon strip detector readout and DTMROC for miniature proportional counter readout. The ASICs were designed for tracking detector system in the ALTAS experiment. They work in a very harsh radiation environment, where the estimated total irradiation dose exceeds by a factor of 100 the requirements for space applications. The paper is a summary of the author`s PHD thesis.

PL

W pracy przedstawione zostały istotne aspekty związane z projektowaniem bloków cyfrowych dla układów scalonych, pracujących w warunkach wysokiej radiacji w systemach detekcyjnych eksperymentu ATLAS. Dokonując przeglądu literatury, przedstawiono efekty oddziaływania różnych typów promieniowania na układy scalone. Omówione zostały rozwiązania projektowe i systemowe, zastosowane w projektach dwóch układów scalonych w celu ich uodpornienia na oddziaływanie promieniowania. Układy te, w technologiach BiCMOS 0,8 μm i CMOS 0,25 μm, zaprojektowane zostały do odczytu detektorów śladów w eksperymencie ATLAS. Obydwa układy (ABCD,do odczytu paskowych detektorów krzemowych oraz DTMROC, użyty w odczycie detektorów promieniowania przejścia) zostały wyprodukowane, przetestowane i zainstalowane w eksperymencie. Dodatkowo praca porusza wybrane elementy zagadnień projektowania bibliotek komórek standardowych dla układów używanych w środowiskach radiacyjnych.

8

Efficient neural amplifiers using MOS and MIM capacitors in 180 nm CMOS process

85%

Kmon P. , Gryboś P. , Szczygieł R. , Żołądź M.

|

tom Vol. 53, nr 12

20-23

EN

This paper presents design methods that allow to drastically limit an area of a recording channel in multichannel integrated circuits dedicated to neurobiology experiments. The techniques that are presented in this paper can be applied in a 3D multichannel integrated systems where area limitations are very strict. Furthermore, they allow one to mitigate main problems existing in modern submicron processes i.e. leakage currents, a difficulty of obtaining very large MOS based resistances or uniformity of main parameters of recording channels. For further improvement of the recording channels we designed and processed in 180nm CMOS technology two recording channels that differ from each other in type of capacitors used. Their measurement results show that thanks to the applied methods we are able to tune the lower cut-off frequency in a very large range, i.e. 10 mHz - 300 Hz. The upper cut-off frequency can be changed for two different modes, i.e. neural spike recording mode where it is equal to 9 kHz or slow biomedical signals recording mode where it can be changed in the 10 Hz - 280 Hz range. The voltage gain of the recording channels can be switched either to 260 V/V or to 1000 V/V. The input referred noise of the recording channel is equal to 5 pV while its power consumption is equal to only 11 pW. The single recording channel occupies only 0.06 mm2 of the chip area and together with its large functionality allows one to adapt it into modern 3D pixel multichannel neurobiology applications.

PL

W artukule zaprezentowano metody projektowe, które pozwalająznacząco zmniejszyć powierzchnię zajmowaną przez elektronikę odczytu stosowaną w wielokanałowych systemach przeznaczonych do rejestracji sygnałów neurobiologicznych. Autorzy pracy prezentują porównanie dwóch kanałów odczytowych wykonanych w technologii submikronowej CMOS 180 nm, w których zastosowano pojemności oparte na strukturach MOS bądź kondensatorach MIM (metal-izolator-metal). W szczególności rozpatrywane są kwestie związane z prądami upływu tych struktur co ma bardzo duże znaczenie w kontekście najnowszych technologii CMOS. Artykuł prezentuje wyniki pomiarów przykładowego toru odczytowego - dolna częstotliwość graniczna może być regulowana w zakresie 10 mHz - 300 Hz, górna częstotliwość graniczna może być ustawiania na 9 kHz bądź w zakresie 10...280 Hz, zaś wzmocnienie napięciowe może być przełączane pomiędzy wartościami 260 V/V lub 1000 V/V. Pojedyczny kanał pomiarowy zajmuje 0,06 mm2 powierzchni, pobiera 11 L/W mocy, a jego wejściowe szumy napięciowe wynoszą 5 /l/V.

9

Sprzętowa realizacja algorytmów obliczeniowych w układach cyfrowych

80%

Szecówka P. M.

|

tom Vol. 48, nr 10

18-22

PL

Opisano metodologię projektowania układów cyfrowych realizujących algorytmy obliczeniowe. Omówiono podstawowe konfiguracje układów synchronicznych oraz naszkicowano praktyczne przykłady sprzętowych realizacji sieci neuronowych i algorytmów DSP. Przedstawiono analizy szybkości i złożoności poszczególnych wersji układów, jako ilustrację dylematu szybkość-rozmiar.

EN

The paper describes contemporary methodology of digital circuits design. The canonic configurations of synchronous designs are described. Several architectures of circuits implementing computational algorithms are presented, with focus on neural networks and DSP. Complexity and speed of proposed solutions are presented, referring to the commonly recognized speed-size tradeoff.

10

CEZAMAT technical potential usage in organising the Quantum Computer Technology Laboratory

80%

Kasprowicz G. , Wawrzyniak Z. , Poźniak K. , Szmidt J. , Sowiński M. , Kulik P. , Przywózki T. , Kisiel A. , Kornakov G. , Beck R. B. , Wiśniewski P. , Knap W. , Trzeciak L. , Sypek M. , Nurczyk P.

|

tom Vol. 64, Nr 8

76--80

EN

CEZAMAT, the Centre for Advanced Materials and Technologies of the Warsaw University of Technology located in Warsaw, Poland, focuses on interdisciplinary research in advanced materials and technologies, collaborating with domestic and international part ners. CEZAMAT’s research spans a broad spectrum of advanced materials and technologies, including nanomaterials, advanced composites, functional, energy, environmental, and biomedical materials, and a quantum computing laboratory to facilitate qu antum computer technology development. CEZAMAT’s Quantum Technology Hub initiative seeks to create a hub for quantum computer infrastructure development. This endeavour involves collaboration, organisation, and coordination among research te ams and industrial partners, focusing on innovative technologies and strategic solutions. The centre thrives on interdisciplinary collaboration, working closely with scientists from other Polish institutions and publishing in esteemed academic journals.

PL

CEZAMAT, Centrum Zaawansowanych Materiałów i Technologii Politechniki Warszawskiej zlokalizowane w Warszawie, koncentruje się na interdyscyplinarnych badaniach w zakresie zaawansowanych materiałów i technologii, współpracując z partnerami krajowymi i mię dzynarodowymi. Badania CEZAMAT obejmują szerokie spektrum zaawansowanych materiałów i technologii, w tym nanomateriały, zaawansowane kompozyty, materiały funkcjonalne, energetyczne, śro dowiskowe i biomedyczne, a także laboratorium obliczeń kwantowych wspierające rozwój technologii komputerów kwantowych. Inicjatywa Quantum Technology Hub CEZAMAT ma na celu stworzenie centrum rozwoju infrastruktury komputerów kwantowych. Przedsięwzięcie to obejmuje współpracę, organizację i koordynację między zespołami badawczymi i partnerami przemysłowymi, koncentrując się na inno wacyjnych technologiach i rozwiązaniach strategicznych. Centrum stawia na współpracę interdyscyplinarną, ściśle współpracując z naukowcami z innych polskich instytucji i publikując w cenionych czasopismach akademickich.

11

Selected solutions in printed circuit boards for silicon detector readout integrated circuits testing

80%

Kasiński K.

|

2011

|

tom Vol. 52, nr 12

78-80

EN

The design of the PCBs (Printed Circuit Board) for testing naked die in tegrated circuits involves a series of tradeoffs. On the one hand the test setup should be as flexible as possible to provide means to diagnose or debug it during the first start-up, slightly modify the circuit for the second-step testing and should be accessible for an easy probe connection etc. On the other hand the circuit should be interference-proof and fully exploit the ASIC's capabilities. Enough to say that poorly designed PCB for the mixed-signal low-power, low-noise integrated circuit can successfully compromise the possible good noise-performance. This paper presents some solutions implemented by the author in test PCBs for the silicon detector readout integrated circuits designed at the AGH-UST ASIC design group.

PL

Projektowanie obwodów drukowanych (PCB) do testowania układów scalonych w formie nagich kości wiąże się z wieloma kompromisami. Z jednej strony zestaw testowy powinien maksymalnie elastyczny aby ułatwić diagnozowanie i usuwanie usterek w trakcie pierwszego uruchomienia, modyfikację już uruchomionego obwodu dla kolejnych serii testów a także powinien umożliwiać łatwy dostęp dla narzędzi laboratoryjnych (sond oscyloskopowych, podłączenia multimetru itp.). Z drugiej jednak strony obwód powinien być odporny na zakłócenia oraz umożliwić osiągnięcie maksymalnej wydajności przez testowany obwód. Niepoprawnie zaprojektowany obwód (szczególnie dla niskoszumnych obwodów o niskiej mocy) potrafi znacząco pogorszyć wydajność nawet najlepszego układu scalonego. Artykuł ten prezentuje wybrane rozwiązania zastosowane przez autora w obwodach do testowania układów scalonych do odczytu krzemowych detektorów które zaprojektowane zostały w Katedrze Metrologii AGH.

12

Samokalibrujący przetwornik C/A z przełączanymi prądami

80%

Wawryn K. , Suszyński R.

|

tom R. 87, nr 10

122-125

PL

Przedstawiono prototyp 9-bitowego samokalibrującego przetwornika C/A będącego układem wykonawczym systemu DSP sygnałów wizyjnych. Przetwornik zbudowany jest w technice prądowej, został zaprojektowany i wykonany jako prototypowy układ ASIC, w technologii CMOS AMS 0,35μm. Zbadane parametry przetwornika odpowiadają parametrom współczesnych przetworników wykonanych w technologii przełączanych pojemności, natomiast walorem zaproponowanego rozwiązania jest niski pobór mocy oraz mała powierzchnia zajmowana w układzie scalonym.

EN

Current mode 9-bit self-calibrated d/a converter to interface a DSP system is presented in the paper. The converter is composed of M LSBs fine and N MSBs coarse current mode converters. The converter was designed in CMOS AMS 0.35μm technology, then fabricated to verify proposed concept. Performances of converter are compared to performances of known converter structures. Low power consumption and small chip area are advantages of the proposed converter.

13

High-speed power system stability simulation using analog computation

71%

Nagel I. , Fabre L. , Cherkaoui R. , Kayal M.

|

tom Vol. 1, nr 2

180-187

EN

This paper presents a microelectronic emulation approach for high-speed power system computation. First, the problems of existing power system simulators are detailed. This shows that microelectronic emulation is a possible solution for solving the speed problems of existing simulators. Second, this paper presents one specific emulation approach, the so-called AC emulation approach. The ultimate objective of the AC emulation approach is the realization of a power system emulator which reproduces simultaneously a large number of phenomena of different time constants or frequencies with a much higher speed than real time. Frequency dependence of the elements is preserved and the signals propagating in the emulated network are the shrunk or downscaled current and voltage waves of the real power network. The models of the power network components are detailed. Special attention is paid to the generator model which was shown to introduce a systematic error. This systematic error is quantified, analyzed and optimized. Moreover behavioral simulation results confirm the feasibility of this approach which in turn lays the foundation for such an emulator.

14

Specjalizowane hybrydowe sterowniki dla zastosowań w urządzeniach elektrycznych i technice świetlnej

71%

Gondek J. , Kordowiak S. , Mysiński W.

|

tom No. 88

411--419

PL

Technologie: hybrydowa i monolityczna układów scalonych umożliwiają opracowanie i wykonanie w zminiaturyzowanej postaci specjalizowanych sterowników, które znajdują zastosowanie w wielu aplikacjach w sprzęcie elektronicznym i oświetleniowym. Zintegrowane sterowniki pozwalają na budowę szeregu urządzeń takich jak przetwornice napięcia, układów do generacji wysokich napięć, zasilaczy do świetlówek i lamp LED, a także elektronicznych transformatorów, regulatorów obrotów silnika, narzędzi elektrycznych itp. [1, 2, 3, 8].

EN

The paper contains the result of research work carried out in Private Institute of Electronic Engineering together witch Cracow University of Technology. The works were dedicated for elaboration new application specific hybrid drivers for electrical devices and light engineering, thick-film technology were used.

15

Comparative analysis of low power implementation for AES algorithm in ARTIX 7 FPGA & ASIC

71%

Manoj G. , Roopa J. J. , Divya P. S. , Saravanan K.

Przegląd Elektrotechniczny

|

2023

|

tom R. 99, nr 6

23--26

EN

Encryption is a mandate in today’s information sharing based society. Various Algorithms have been proposed and used to implement encryption. The AES algorithm is one such encryption algorithm widely known for its faster encryption speeds and withstanding ability against cyberattacks. Its resilience comes from the fact that it can use 128 or 192- or 256-bit keys to encrypt 128, 192 or 256 bit plain text. The AES algorithm has been implemented in ASIC and FPGA to realize the best practices for the implementation of the algorithm for efficient usage. The power, area and timing analysis from both implementations have been compared to infer the best implementation strategy. The experimental results indicate that care has to be taken to reduce switching activity of signals which were observed to be the primary contributor of dynamic power consumption. Recommendations have been included to reduce signal switching power consumption during Logic BIST designs for the algorithm. The power analysis show that ASIC implementation of the AES algorithm would be much more beneficial in comparison to ARTIX 7 FPGA implementation.

PL

Szyfrowanie jest obowiązkiem w dzisiejszym społeczeństwie opartym na wymianie informacji. Zaproponowano i wykorzystano różne algorytmy do implementacji szyfrowania. Algorytm AES jest jednym z takich algorytmów szyfrowania, powszechnie znanym z większej szybkości szyfrowania i odporności na cyberataki. Jego odporność wynika z faktu, że może używać kluczy 128-, 192- lub 256-bitowych do szyfrowania zwykłego tekstu 128, 192 lub 256-bitowego. Algorytm AES został zaimplementowany w ASIC i FPGA, aby zrealizować najlepsze praktyki implementacji algorytmu w celu efektywnego wykorzystania. Porównano analizę mocy, obszaru i czasu z obu wdrożeń, aby wywnioskować najlepszą strategię wdrożenia. Wyniki eksperymentów wskazują, że należy zwrócić uwagę na zmniejszenie aktywności przełączania sygnałów, które były głównymi sprawcami dynamicznego poboru mocy. Uwzględniono zalecenia dotyczące zmniejszenia poboru mocy przy przełączaniu sygnału podczas projektowania logiki BIST dla algorytmu. Analiza mocy wykazała, że implementacja ASIC algorytmu AES byłaby dużo bardziej korzystna w porównaniu z implementacją ARTIX 7 FPGA.

16

Rozważania na temat realizacji współbieżnych procesów dyskretnych w układach ASIC

71%

Chojnacki S. , Zech W.

|

tom Z. 12(218)

5-19

PL

W pracy zamieszczono skrócony przegląd problematyki związanej z realizacją procesów współbieżnych w zagadnieniach sterowania urządzeniami lub systemami przemysłowymi. Zwrócono uwagę na możliwość implementacji dyskretnych sterowników współbieżnych w strukturach ASIC oraz podano przykład implementacji takiego procesu. Przedstawione zostały również wnioski z badań laboratoryjnych modelu sterownika zaimplementowanego w strukturze GAL22V10 oraz wnioski nt. przydatności języków HDL do wspomagania procesu projektowania sterowników współbieżnych.

EN

This paper presents short review of same aspects for concurrent and discrete processes modelling and synthesis. The interpreted Petri nets are consideret as formal models of binary parallel controllers of technological processes. Discussion under synthesis interpreted Petri nets in ASIC structures is presented. In addition the results of physical realisation (in GAL22V10) has been show and tested.

17

Systemy elektroniczne dla toru odczytu danych w eksperymencie CBM

70%

Gumiński M. , Zabołotny W. , Byszuk A. , Kasprowicz G. , Poźniak K. , Romaniuk R. , Kasiński K. , Szczygieł R. , Otfinowski P. , Kłeczek R. , Zubrzycka W.

|

tom Vol. 59, nr 5

8--17

PL

CBM jest nowym eksperymentem fizyki wysokich energii (HEP) budowanym w celu badania stanów materii o bardzo dużej gęstości. Artykuł przedstawia budowę i rozwiązania technologiczne systemu akwizycji danych (DAQ), ze szczególnym uwzględnieniem rozwiązań opracowanych przez autorów artykułu. Przedstawiono ogólną budowę systemu systemu detektorowego oraz systemu akwizycji danych. Omówiono platformę sprzętową używaną w eksperymencie, w tym dwa kluczowe elementy: specjalizowany układ scalony STS-XYTER2 oraz płytę AFCK zaprojektowaną wg. standardu μTCA. Przybliżono zagadnienia związane z transmisją danych: opracowany projekt wsadu dla układów FPGA, protokoły transmisji danych, algorytm sortowania próbek oraz oprogramowanie sterujące torem odczytu. Nakreślono również planowane prace oraz kierunki rozwoju projektu łącznie z czynnikami motywującymi zmiany.

EN

CBM is a new high energy physics (HEP) built to study new states of matter of very high density. Article presents architecture and design features of data acquisition (DAQ) chain, with special consideration given to author’s achievements. General architecture of detector and data acquisition systems was outlined. Hardware platform of the experiment was presented, including key elements: STS-XYTER2 chip and μTCA compliant AFCK board. Various topics related to data transmission were depicted: FPGA design, data transmission protocols, data sorting algorithm and software used to control the DAQ chain. Finally, plans of future work are mentioned together with decisive factors.

18

Performence of multichannel FX chip with DC Coupled Schottky CdTe detector

57%

Kachel M.

|

2008

|

tom Vol. 54, No 4

483-492

EN

This paper describes the performance of multichannel ASIC (called FX) which has been connected to Schottky CdTe detector by DC coupling. Because of DC coupling, leakage current of the detector flows into readout electronics and changes its performance. The I-V characteristic of CdTe Schottky detector with guard ring have been measured and we have performed both simulation and experimental verification of FX IC behavior vs. detector leakage current. Due to the low values of this detector leakage current (140 pA for bias voltage of 700 V) performance of FX IC is slightly influenced. Measurements performed with low values of detector's leakage current (below 1 nA), show that the gain of readout channel stays constant with changes of leakage current, while the offset voltage at the discrimonator input changes linearly of about 4.5 mV per 100 pA of the detector leakage current. Limitations of DC coupling method are shown based on measurements with Schottky CdTe detector without guard ring, which produces higer leakage current.