Wyniki wyszukiwania - Biblioteka Nauki

1

Searching for Pythagorean triples in FPGA

100%

Sergiyenko A. , Ratuszniak P.

|

2013

|

tom R. 89, nr 10

134-135

EN

In this paper a new method for the calculating the Pythagorean triple is proposed which provides the deriving such a triple without solving the complex combinatorial task. Pythagorean triples provide the simple method of deriving exact values of trigonometric functions. The designed module, which calculates Pythagorean triples, is configured in FPGA, and can calculate the triple for a single clock cycle. This module can be used in the application specific processors for the linear algebra problem solving and digital signal processing.

PL

W artykule przedstawiono metodę obliczania trójek pitagorejskich, która w porównaniu z innymi metodami, nie zawiera złożonych obliczeń kombinatorycznych. Obliczone trójki pitagorejskie mogą służyć do obliczania dokładnych wartości funkcji trygonometrycznych. Zaprojektowana architektura obliczeniowa, służąca do obliczania takich trójek, została zaimplementowana w układzie FPGA. Zaprojektowany moduł, w przeciwieństwie do innych powszechnie znanych (np. CORDIC), pozwala na obliczenie trójki dla zadanego kąta w jednym takcie zegarowym. Zaprojektowana architektura może być wykorzystywana do obliczania np. algorytmów algebry liniowej lub w szeroko pojętym cyfrowym przetwarzaniu sygnałów.

2

Tunable infinite impulse responce filters in FPGA

100%

Maslennikova N. , Sergiyenko A.

|

tom Nr 9

29--36

PL

Dany artykuł poświęcony jest właściwościom filtrów cyfrowych, zrealizowanych w programowalnych logicznych układach scalonych. Dzięki wykorzystaniu filtrów fazowych, efektów maskowania, potokowości oraz rozproszeniu zasobów otrzymano małe nakłady aparaturowe oraz wysoką częstotliwość taktowania filtrów. Strukturę filtra otrzymano metodą odwzorowania grafu przestrzennego synchronicznych potoków danych algorytmu filtracji. Płynna zmiana częstotliwości przekroju jest osiągana poprzez szybkie obliczenie współczynników filtra we wbudowanym kalkulatorze współczynników.

EN

Features of the dynamically tuned IIR filters, which are configured in FPGA, are considered. The filters utilize the frequency masking properties of the all-pass digital filters, which have the delay factors z-k. The mapping of the filter algorithm is implemented using pipelining and retiming techniques, based on the spatial synchronous dataflow graph, which provides the small hardware volume, and high clock frequency. The smooth stopband frequency tuning is provided by the built-in coefficient calculator.

3

Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej

80%

Maslennikow O. , Ratuszniak P. , Sergiyenko A.

|

tom R. 54, nr 8

514-516

PL

W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.

EN

In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.

4

Zastosowanie arytmetyki ułamkowej w reprogramowalnych jednostkach przetwarzających systemów jednoukładowych

80%

Maslennikow O. , Ratuszniak P. , Sergiyenko A. , Pawłowski P.

|

tom Nr 1

23--58

PL

W niniejszej pracy przedstawiono wyniki badań autorów nad zaletami i wadami stosowania arytmetyki ułamkowej w jednostkach przetwarzających (arytmetyczno-logicznych) systemów wyspecjalizowanych przeznaczonych do realizacji w nowoczesnych układach reprogramowalnych. Autorzy porównali dokładność obliczeń przeprowadzonych w arytmetyce ułamkowej z odpowiednią dokładnością klasycznej arytmetyki stałoprzecinkowej dla danych wejściowych różnej wielkości oraz opracowali kilka architektur potokowych i równoległych jednostek przetwarzających realizujących wybrane algorytmy algebry liniowej. Implementacja opracowanych przez autorów kilku z wyżej wymienionych architektur w układach FPGA rodziny Xilinx Virtex4 wykazały, że one lepiej wykorzystują zasoby sprzętowe nowoczesnych układów FPGA (np. wbudowane bloki mnożenia, DSP i pamięci RAM/FIFO). Ponadto złożoność sprzętowa jednostek przetwarzających RFA jest nawet kilkukrotnie mniejsza, a maksymalna częstotliwość działania – nawet dwukrotnie większa w porównaniu do odpowiednich parametrów podobnych jednostek przetwarzających działających na liczbach stało- lub zmienno-przecinkowych (przy porównywalnej dokładności obliczeń).