Wyniki wyszukiwania - Biblioteka Nauki

1

Sprzętowa akceleracja wybranych algorytmów kompresji obrazu nieruchomego w standardzie JPEG

100%

Koryciak S. , Dąbrowska-Boruch A. , Wiatr K.

Pomiary Automatyka Kontrola

|

2012

|

tom R. 58, nr 7

593-595

PL

Artykuł opisuje opracowanie akceleratora dla wybranych algorytmów kompresji obrazu nieruchomego. Do jego sprzętowej realizacji został wykorzystany język opisu sprzętu VHDL. Wynikiem pracy była skuteczna implementacja na układ programowalny dekompresora obrazów nieruchomych zapisanych w standardzie JPEG ISO/IEC 10918-1(1993), trybie Baseline będącym podstawowym i obowiązkowym trybem dla tego standardu. Szczególną uwagę poświęcono wyborowi i implementacji dwóch najważniejszych zdaniem autora algorytmów występujących w omawianym standardzie.

EN

Image compression is one of the most important topics in the industry, commerce and scientific research. Image compression algorithms need to perform a large number of operations on a large number of data. In the case of compression and decompression of still images the time needed to process a single image is not critical. However, the assumption of this project was to build a solution which would be fully parallel, sequential and synchronous. The paper describes the development of an accelerator for selected still image compression algorithms. In its hardware implementation there was used the hardware description language VHDL. The result of this work was a successful implementation on a programmable system decompressor of still images saved in JPEG standard ISO / IEC 10918-1 (1993), Baseline mode, which is a primary, fundamental, and mandatory mode for this standard. The modular system and method of connection allows the continuous input data stream. Particular attention was paid to selection and implementation of two major, in the authors opinion, algorithms occuring in this standard. Executing the IDCT module uses an algorithm transformation IDCT-SQ modified by the authors of this paper. It provides a full pipelining by applying the same kind of arithmetic operations between each stage. The module used to decode Huffman's code proved to be a bottleneck

2

Czyszcząca nakładka do zębów typu Ultrasonic

100%

Panek M. , Danioł M. , Koryciak S.

Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna

|

2012

|

tom Vol. 18, nr 2

144-146

PL

Celem projektu było stworzenie innowacyjnego urządzenia do mycia zębów, niewymagającego interwencji ze strony użytkownika. Głównym procesem, na podstawie którego działa czyszcząca nakładka do zębów, jest zjawisko kawitacji, które towarzyszy podczas powstawania fal ultradźwiękowych. Urządzenie powstaje głównie z myślą o osobach z ograniczoną sprawnością ruchową, które mogą mieć problemy z "tradycyjnym" myciem zębów. Dzięki stworzonemu projektowi proces ten zostanie maksymalnie uproszczony i zautomatyzowany, a dokładność, z jaką ultradźwięki penetrują szczeliny międzyzębowe, zapewni bardzo dobrą skuteczność w profilaktyce przeciwpróchniczej.

EN

The aim of this project was to create an innovative device for cleaning teeth, requiring no user intervention. The main process, by which the cleaning action is based on the overlay is the effect of cavitation, which is accompanied by the formation of ultrasonic waves. The device was primarily designed for people with reduced mobility, which may have problems with "traditional" cleaning teeth. The tooth cleaning process will be maximally simplified and automatic, moreover the precision with which the ultrasonic waves penetrate the interdental gap will provide a very good efficiency in the anticarious prevention.

3

Wizualizator medyczny 3D: koncepcja nowego sposobu wyświetlania obrazów medycznych

100%

Koryciak S. , Białas M. , Panek D.

Acta Bio-Optica et Informatica Medica. Inżynieria Biomedyczna

|

2012

|

tom Vol. 18, nr 2

157-160

PL

W artykule opisano projekt innowacyjnego urządzenia służącego do wyświetlania w trzech wymiarach obrazów medycznych. Dzięki zastosowaniu technologii cyfrowego przetwarzania światła DLP (Digital Light Processing) w połączeniu z logiką programowalną, urządzenie jest w stanie oszukać ludzkie oko i zmieniać wyświetlane obrazy z bardzo wysoką częstotliwością. Artykuł opisuje założenia projektu, jego konstrukcję, wykorzystane w nim technologie oraz specjalnie stworzone oprogramowanie. Urządzenie komunikuje się z komputerem osobistym za pomocą standardu HDMI (High-Definition Multimedia Interface), a na wejściu obsługuje informacje zapisane w formacie DICOM (Digital Imaging and Communications in Medicine).

EN

The design of an innovative device for displaying three- -dimensional medical images, was introduced in the paper. The device is able to fool a human eye and change the displayed images with very high frequency, by means of DLP (Digital Light Processing) technology, in combination with programmable logic. This paper describes the main design goals, used technology and specially designed software. The device communicates with the PC by means of HDMI (High-Definition Multimedia Interface) capabilities, and supports the input information stored in DICOM (Digital Imaging and Communications in Medicine) format.

4

Basic 3D graphics processor implemented on small FPGA

100%

Panek K. , Flak B. , Koryciak S. , Wiatr K.

|

2018

|

tom Vol. 64, No. 1

8--10

EN

FPGAs have big computing possibilities and therefore are very popular as dedicated hardware accelerators. A few years ago, FPGAs were expensive and the cheapest ones had very limited capabilities, because of small amount of logic elements and slow internal clocks. Nowadays, cheap development boards are available at a price below 50€ with abilities to transmit even HDMI signals. This paper covers implementation of the soft processor with a 3D graphics coprocessor on the cheapest available FPGA board with HDMI connector, containing only 8k Logic Elements.

5

Komunikacja ze sprzętowym akceleratorem haszowania n-gramów dla procesora ARM z wykorzystaniem portu ACP

100%

Barszczowski M. , Koryciak S. , Dąbrowska-Boruch A. , Wiatr K.

|

tom R. 60, nr 7

486--488

PL

Artykuł opisuje uruchomienie portu ACP w układzie EPP firmy Xilinx przy użyciu CDMA zarządzającego transmisją pomiędzy akceleratorem, a rdzeniami procesora. Głównym celem badań było utworzenie modułu dokonującego tak zwanego haszowania zbiorów danych. Do wykonania tej operacji wykorzystany został układ Zynq 7000 posiadający zasoby logiki programowalnej oraz dwa rdzenie ARM A9. Powstały dwie koncepcje realizacji akceleratora. Pierwsza wersja zakładała bezpośredni przepływ danych ze źródła do akceleratora, a następnie do rdzeni ARM. Drugie rozwiązanie zakłada wykorzystanie portu ACP.

EN

This paper introduces a new approach to hardware acceleration using the ACP(Acceleration Coherency Port) in Xilinx Zynq-7000 EPP XC7Z020. The first prototype allocated BRAM memory and transferred data through the ACP. The second one used a hardware hashing module to process data outside the CPU. The module received and returned data through the ACP port. The main task of the system is to replace a set of data with its shorter representative of constant length without interference of the processing unit. The main benefit of hashing data lies within the constant length of function outcome, which leads to data compression. Compression is highly desirable while comparing large subsets of data, especially in data mining. The execution of a hashing function requires high performance of the CPU due to the computational complexity of the algorithm. Two concepts where established. The first one assumed transferring data directly do the hardware accelerator and later to ARM cores. This solution is attractive due to its simplicity and relatively fast. Unfortunately, the data cannot be processed before hashing with the same CPU without significant speed reduction. The second approach used the ACP port which can transfer data very fast between L2/L3 cache memory without flushing of validating cache. The data can be processed by the software driven CPU, sent to the accelerator and then sent back to CPU for further processing. To accomplish the established task, the Zynq 7000 EPP with double ARM A9 core and programmable logic in one chip was used.

6

Medical Visualizer 3D: Hardware Controller for Dmd Module

100%

Koryciak S. , Barszczowski M. , Dąbrowska-Boruch A. , Wiatr K.

|

tom Vol. 19, no. 2-3

15--23

EN

In this paper an implementation of the module responsible for the control of micro-mirror array for later use in projection is described. Existing technologies allow for projections of medical images in Digital Imaging and Communications in Medicine format only in the form of a flat 2D image. The 3D Visualizer will allow to display medical images in three dimensions using its own projection surface. The matrix controlling device has been largely developed on the basis of reverse engineering studies carried out on the functional system based on a driver from Texas Instruments. Driver is built on the FPGA with implemented soft processor from Xilinx - MicroBlaze.

7

Hardware Implementation of IDCT Fast Algorithms for Still Images Decompression in the Jpeg Standard

100%

Koryciak S. , Dąbrowska-Boruch A. , Wiatr K.

Image Processing & Communications

|

2012

|

tom Vol. 17, no. 4

103--108

EN

Many algorithms are used in JPEG standard for compression of still images, but the most demanding one is the DCT. The fast discrete cosine transform is the basic transform which occur in most coding algorithms. In the case of images it is performed on 8×8 pixel blocks. Paper presents comparison of IDCT algorithms concentrated on amount of arithmetic operations, multiplications, and number of pipelined steps. Results are achieved by implementing each one in programmable device FPGA (xc6vlx240t).