PL
 |
EN
Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 16

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Groch siewny. 1992
100%
Wiatr K.
|
|
tom 976
24
2
Groch siewny. 1996
100%
Wiatr K.
|
|
tom 1100
1-33
3
Przybyło odmian strączkowych
63%
Wiatr K. , Dolata A.
|
|
nr 03
4
Content available Implementacja procesu kwantyzacji w strukturach FPGA dla potrzeb kompresji obrazu
63%
Dąbrowska A. , Wiatr K.
|
|
tom T. 9, z. 3
317-323
PL
Kwantyzacja jest jednym z podstawowych metod kompresji stratnej. Jest ona stosowana w standardowych algorytmach kompresji obrazu nieruchomego (JPEG), jak również algorytmów kompresji obrazów ruchomych (MPEG, H.26x). W przypadku algorytmów kompresji obrazu, kwantyzacji poddawane są współczynniki otrzymane z dwuwymiarowej dyskretnej transformacji kosinusowej przeprowadzonej na blokach o rozmiarze 8x8 pikseli. W referacie przedstawiono podstawy procesu kwantyzacji w standardzie MPEG-2, z uwzględnieniem implementacji w układach FPGA (XCV200BG352 oraz XCV2P125FF1704).
EN
The Quantization is one of the basic method of a lossy compression. Moreover the quantization is used in standard algorithms of compression of still image (JPEG) and video compression algorithms (MPEG, H.26x). In case of compression's images algorithms the quantization is executed on coefficients received from the two-dimensional discrete cosine transform (2D-DCT) calculated on 8x8 pixels blocks. Paper presents basis of quantization's process in MPEG-2 standard and implementations results in FPGA chips (XCV200BG352 and XCV2P125FF1704).
5
Content available Perspektywy przyśpieszenia obliczeń w instalacjach o wielkich mocach obliczeniowych za pomocą układów logiki rekonfigurowalnej
63%
Russek P. , Wiatr K.
|
|
tom T. 9, z. 3
453-462
PL
Autorzy prezentują znaną, lecz nie w pełni dotychczas wykorzystaną technikę przyśpieszania obliczeń za pomocą układów logiki rekonfigurowanej w kontekście współczesnych możliwości masowego jej wykorzystania w wieloprocesorowych i wielowątkowych systemach o wielkich mocach obliczeniowych. W skrócie zaprezentowane są podstawowe pojęcia i techniki stosowane w tej technologii oraz przeprowadzone są rozważania nad możliwością szerokiego zastosowania powyższej techniki przy teraźniejszym stanie rozwoju półprzewodnikowych układów rekonfigurowalnych FPGA.
EN
The authors presents already known but not frequently used technique of computation acceleration by circuits of reconfigurable logic with special focus on possibility of its mass usage in multi-processor and multi-threads systems which offer huge computation power. Basic principles and techniques accommodated by reconfigurable computing paradigm are presented and discussion over prospect of this promising technique common usage is preformed taking into account current state of commercially available FPGA reconfigurable logic.
6
Content available Implementacja w układach FPGA silnie zrównoleglonej operacji Look-Up Table
63%
Jamro E. , Wiatr K.
|
|
tom T. 9, z. 3
543-553
PL
Niniejszy artykuł opisuje sprzętową realizację lokalnej transformacji Look-Up Table (LUT) stosowanej do wstępnego przetwarzania obrazu, np. wyrównywania histogramu dla sieci neuronowej. Aby sprostać wymaganiom czasowym, konieczne stało się silne zrównoleglenie wykonywania operacji LUT. Niestety algorytm LUT jest trudny do zrównoleglenia ze względu na konieczność sekwencyjnej zmiany zawartości pamięci LUT dla każdego fragmentu obrazu. W konsekwencji zrównoleglenie zostało zrealizowane w dwojaki sposób: zrównoleglenie wewnątrz pojedynczego modułu LUT oraz równoległa praca poszczególnych modułów LUT podczas wykonywania operacji LUT sąsiadujących ze sobą fragmentów obrazu. W celu przyspieszania projektowania całego systemu wykorzystano środowisko EDK firmy Xilinx, w którym zaprojektowano własne moduły.
EN
This paper describes FPGA (Field Programmable Gate Arrays) implementation of Loop-Up Table (LUT) operation. The LUT operation is employed as a initial operation for image processing, e.g. histogram equalization for further processing in neural networks. To satisfy the real time requirements the LUT operation must be highly parallel. Unfortunately, LUT operation requires sequential LUT memory writes (to change LUT parameters) which makes parallel operation impossible in the straightforward way. Consequently the parallel algorithm is implemented in two ways: firstly by parallel operation within each LUT module, and secondly by parallel operation of different LUT modules while performing LUT operation on neighbor fragments of source image. In order to speed-up the hardware design, the modular design with Xilinx Embedded Development Kit (EDK) has been employed and several On chip Peripherals Bus (OPB) compatible modules have been designed.
7
Lubin - cenna pasza i dobry przedplon
63%
Wiatr K. , Osiecka A.
|
|
nr 03
66-69
8
Content available Zmodyfikowane mnożenie o stałej szerokości bitowej
51%
Jamro E. , Wielgosz M. , Russek P. , Wiatr K.
|
|
tom R. 56, nr 10
1133-1136
PL
Niniejszy artykuł prezentuje nową metodę kompensacji błędu odcięcia dla mnożenia o stałej szerokości bitowej czyli takiej, dla której szerokość bitowa argumentów wejściowych jest taka sama jak wyjścia. Niektóre poprzednie publikacje były oparte na błędnych założeniach, dlatego zadaniem tej publikacji jest wykazanie wspomnianych błędów oraz zaprezentowanie nowej architektury, dla której błąd średni dąży do zera.
EN
Multiplication is usually implemented in hardware as a full bit-width parallel multiplier, i.e., input bit-widths add up to make up the output bit-width. Nevertheless, in most real-world cases, the input bit-width n is the same as the output bit-width. Therefore, in order to reduce a multiplier area, the n LSBs columns of the multiplier are truncated during the multiplication process (see Fig. 1). This introduces a truncation error which can be reduced by an error compensation circuit. The truncation errors presented in the previous papers, e.g. [3, 6, 7], are based on the false assumption; during truncation error calculation it is sufficient to consider only the combination of each partial input bit products aibj. instead of ever input bits ai and bj (see Fig. 2 and Tab. 1). Therefore a proper fixed-width multiplier structure should be introduced (the old one should be redesigned). This paper focuses on optimizing the mean error (ME) of the truncated multiplier. As a result, a novel Improved Variable error Compensation Truncated Multiplier (IVCTM) is proposed which in comparison to [2], reduces the number of AND gates by 1 in the error compensation circuit (see Fig. 3). For the IVCTM, a mean error is significantly lower than for previously published counterparts. The structure of the IVCTM is simplified in comparison to the previously published truncated multiplier [2], therefore it occupies less silicon area.
9
Content available Efektywność parametrów statystycznych w detekcji informacji szyfrowanej
51%
Gancarczyk G. , Dąbrowska-Boruch A. , Wiatr K.
|
|
tom R. 56, nr 10
1137-1143
PL
Informacja szyfrowana, podobnie jak wszystkie inne typy danych, może zostać poddana analizie statystycznej. Wyznaczenie dla niej parametrów takich jak wartość średnia, wariancja czy też entropia nie nastręcza większych trudności. Wykorzystać do tego można nowoczesne narzędzia numeryczne jak np. MATLAB, Mathcad czy też Microsoft Exel. Pytanie, na które ma dać odpowiedź niniejsze opracowanie brzmi - "czy parametry te niosą ze sobą wiedzę, którą można wykorzystać w użyteczny sposób?" Przykładowym zastosowaniem może być np. określenie czy informacja jest zaszyfrowana (ang. cipher text), czy też jest ona jawna (ang. plain text).
EN
A cipher text, like any other data, can be analysed with use of parameters typical for statistics. Values such as the mean value, variance or entropy are easy to be calculated, especially if one can use numerical tools like e.g. MATLAB, Mathcad or simply Microsoft Exel. The question, to which this paper should give an answer is - "do those parameters provide any information that could be used in any useful way?" For example, the information, whether the analysed data is a cipher or plain text. The available publications about distinguishing the cipher from plain text use only methods typical for testing the randomness of cipher text and random number generator or immunity for cipher breaking. They are presented in the paper by the National Institute of Standards and Technology [1]. The other common method, used for distinguishing the data, is the analysis based on entropy [2]. Lack of published results about the efficiency of methods based on e.g. entropy, is additional motivation for this paper. (see Paragraph 1.) The proposed algorithms use parameters and transformations typical for Statistic and Signal Processing to classify the analysed data as cipher/plain. The authors assume that cipher data are very similar to random numbers due to Shannon's Perfect Secrecy theorem [3]. Six types of plain and cipher data (text, music, image, video, archives and others), seven types of cipher cores (3DES, AES, Blowfish, CAST - 128, RC4, Serpent, Twofish) and various length (1 B to 2323 B) data were examined and group of the so called Statistic Parameters was formed (see Table 1). Definitions of all of them (and a few more) are given by equations (1) to (12). The efficiency of Statistic Parameters after 1417 test samples is shown in Table 2. The most interesting results are also shown in Figs. 1 to 9. (see Paragraphs 2 - 4.) The results show that using simple values like e.g. energy one can built a data distinguisher of the efficiency equal to 90% and low numerical complexity. The lower bound for usability of this method was found to be 200 B. The upper bound was not found. The presented algorithm can be used for creating a network data analyser or cipher text detector. (see Paragraph 5.)
10
Content available PL-Grid - Polska Narodowa Inicjatywa Gridowa dla naukowców w Polsce
51%
Mosurska Z. , Kitowski J. , Pająk R. , Wiatr K.
|
|
tom R. 56, nr 10
1117-1118
11
Content available Analysis of downy mildew infection of field pea varieties using the logistic model
51%
Bakinowska E. , Pilarczyk W. , Osiecka A. , Wiatr K.
|
|
nr 2
EN
The logistic model is commonly used for analysis of discrete, multinomial data. Such a model was used for the statistical evaluation of data concerning infection of field pea varieties by downy mildew, in two series of field trials. Each series consisted of experiments performed in locations spread over the whole of Poland in the time period from 2002 to 2005. Varieties cultivated on light soils were compared in the first series, and varieties cultivated on rich soils in the second. The most resistant varieties were identified (Sokolik - light soils, Terno - rich soils) and significant differences among varieties were detected. Estimators of model parameters were found using the Fisher scoring method implemented in logistic glm procedure of the SAS system.
12
Content available remote Loop profiling tool for HPC code inspection as an efficient method of FPGA based acceleration
51%
Pietroń M. , Russek P. , Wiatr K.
|
2010
|
tom Vol. 20, no 3
581-589
EN
This paper presents research on FPGA based acceleration of HPC applications. The most important goal is to extract a code that can be sped up. A major drawback is the lack of a tool which could do it. HPC applications usually consist of a huge amount of a complex source code. This is one of the reasons why the process of acceleration should be as automated as possible. Another reason is to make use of HLLs (High Level Languages) such as Mitrion-C (Mohl, 2006). HLLs were invented to make the development of HPRC applications faster. Loop profiling is one of the steps to check if the insertion of an HLL to an existing HPC source code is possible to gain acceleration of these applications. Hence the most important step to achieve acceleration is to extract the most time consuming code and data dependency, which makes the code easier to be pipelined and parallelized. Data dependency also gives information on how to implement algorithms in an FPGA circuit with minimal initialization of it during the execution of algorithms.
13
Content available A study of parallel techniques for dimensionality reduction and its impact on the quality of text processing algorithms
51%
Pietroń M. , Wielgosz M. , Karwatowski M. , Wiatr K.
|
|
tom Vol. 61, No. 7
352--353
EN
The presented algorithms employ the Vector Space Model (VSM) and its enhancements such as TFIDF (Term Frequency Inverse Document Frequency) with Singular Value Decomposition (SVD). TFIDF were applied to emphasize the important features of documents and SVD was used to reduce the analysis space. Consequently, a series of experiments were conducted. They revealed important properties of the algorithms and their accuracy. The accuracy of the algorithms was estimated in terms of their ability to match the human classification of the subject. For unsupervised algorithms the entropy was used as a quality evaluation measure. The combination of VSM, TFIDF, and SVD came out to be the best performing unsupervised algorithm with entropy of 0.16.
14
Wielomodułowa 64-bitowa struktura funkcji exp() implementowana w układach FPGA
51%
Wielgosz M. , Jamro E. , Wiatr K.
|
|
tom Vol. 49, nr 7-8
74-77
PL
Artykuł prezentuje implementacje modułu obliczających funkcję exp() podwójnej precyzji w układach FPGA z wykorzystaniem na platformy sprzętowej RASC. Przy obliczaniu funkcji exp() zastosowano kombinację architektury tablicowej oraz pierwszego rozwinięcia w szereg Taylora ex ≈ 1+x, dzięki temu moduł zajmuje mało zasobów układu FPGA (około 4% dla układu XC4LX200). W konsekwencji możliwa jest równoległa praca wielu takich modułów. Niestety ze względu na ograniczoną szybkość dostarczania i odbierania danych z pamięci zaimplementowano tylko dwa moduły równoległe - układ pobiera dane wejściowe, wykonuje obliczenia i wysyła dane wyjściowe z szybkością 2x64 bity co 5 ns (f=200 MHz). Porównanie szybkości obliczeniowej opisanej implementacji sprzętowej z rozwiązaniami procesorowymi pokazuje zdecydowane przyśpieszenie obliczeń.
EN
This paper presents implementation of double precision exponential function in FPGAs on SGI RASC plaform. In order to cope with required precision a combination of Look-Up Table and Taylor expanssion (ex ≈ 1+x) is used. The exp() function is area-optimised and occupies only roughtly 4% of XC4LX200. Consequently, several parallel exp() modules can be implemented inside a single FPGAs. Unfortunately limited external memory transfer rate caused that only two parallel exp() modeles are incorporated in a single FPGAs. The exp() calculation throughput is therefore 2x64 bit x200 MHz. At the end of this article a calculation speed comparision with a general purpose processors is given, for which FPGAs solution gives significant speed-ups.
15
Content available Parallelized algorithms for finding similar images and object recognition
51%
Frączek R. , Cyganek B. , Wiatr K.
|
|
tom Vol. 14 (1)
113--127
EN
The paper addresses the issue of searching for similar images and objects in arepository of information. The contained images are annotated with the help of the sparse descriptors. In the presented research, different color and edge histogram descriptors were used. To measure similarities among images,various color descriptors are compared. For this purpose different distance measures were employed. In order to decrease execution time, several code optimization and parallelization methods are proposed. Results of these experiments, as well as discussion of the advantages and limitations of different combinations of metods are presented.
16
Nowe odmiany łubinu żółtego o zwiększonej tolerancji na antraknozę
51%
Wiatr K. , Frencel I. , Lewartowska E. , Barzyk P.
|
2003
|
tom 495
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.