PL
 |
EN
Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 7

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available CED for S-boxes of symmetric block ciphers
100%
Idzikowska E.
Pomiary Automatyka Kontrola
|
2010
|
tom R. 56, nr 10
1179-1182
EN
Concurrent Error Detection (CED) techniques based on hardware or time redundancy are widely used to enhance system dependability and to detect fault injection attacks, where faults are injected into chip to break the cryptographic key. In this paper we proposed hardware redundancy CED technique to detection errors in S-boxes of the PP-1 block cipher. Simulation results for single and multiple as well transient and permanent faults are presented and compared against another parity based method and to one of time redundancy method.
PL
Techniki współbieżnego wykrywania błędów (CED) są szczególnie szeroko stosowane w celu wykrywania błędów w układach kryptograficznych. Związane jest to nie z większym prawdopodobieństwem wystąpienia uszkodzeń lecz z atakami na układy kryptograficzne, polegającymi na celowym wprowadzaniu błędów (side channel attacks). Już w 1997 roku [1, 3, 4] pokazano, ze wprowadzone błędy ułatwiają złamanie kryptosystemów zarówno symetrycznych jak i asymetrycznych. Współbieżne wykrywanie błędów związane jest z wprowadzeniem do układu redundancji sprzętowej lub czasowej ewentualnie jednej i drugiej. W prezentowanym artykule przedstawiono metodę współbieżnego wykrywania błędów w S-blokach symetrycznych szyfratorów blokowych. W metodzie tej wykorzystana została redundancja sprzętowa. S-bloki to istotne elementy szyfratorów, których zadaniem jest ukrycie zależności między tekstem jawnym a kryptogramem i utrudnienie kryptoanalizy liniowej i różnicowej. Do badań wykorzystany został S-blok zaprojektowany dla szyfratora PP-1. Badania symulacyjne pokazały skuteczność wprowadzonych zabezpieczeń. Badano prawdopodobieństwo wykrycia błędów pojedynczych i wielokrotnych a także błędów trwałych i przemijających. Uzyskane wyniki zostały porównane z wynikami uzyskanymi innymi metodami współbieżnego wykrywania błędów, przedstawionymi w [8] i [9].
2
Content available remote Strategia wyznaczania testów funkcjonalnych z modelu VHDL
100%
Idzikowska E.
|
|
tom T. 28/29
69--78
PL
Model funkcjonalny opisuje zachowanie układu logicznego w sposób niezależny od technologii i implementacji. Jest on punktem wyjścia nie tylko w procesie syntezy układu lecz także w procesie wyznaczania pobudzeń testujących działanie układu. W pracy przedstawiono i przeanalizowano sposób generowania testów funkcjonalnych w oparciu o struktury wyznaczone z modelu VHDL układu cyfrowego.
EN
Behavioral models describe a logical circuit in a way that does not depend on technology and implementation. This is an important advantage in the first stage of design. Such a model may also be used in the process of test pattern generation. Different methods of functional test generation are presented and analized in this paper. The selection of test sets is based on graphical structures such as, Data Flow Graph, Control Flow Graph and State Transition Graph which are extracted from VHDL model.
3
Content available remote Problemy wykrywania błędów w funkcjonalnych modelach układów cyfrowych
100%
Idzikowska E.
|
|
tom T. 30
65--72
PL
W funkcjonalnym modelu każdego układu cyfrowego można wydzielić część odpowiedzialną za przepływ danych i część nim sterującą. Uszkodzenia jakie mogą wystąpić w każdej z tych części są obserwowalne jedynie na wyjściach części przetwarzającej dane. Aby zweryfikować projekt układu cyfrowego należy więc sprawdzić, czy w tej części modelu wszystkie funkcje są realizowane poprawnie. Mówi się raczej o weryfikacji projektu a nie jego testowaniu.
EN
A functional model of a digital circuit can be decomposed into data and control part. Faults that may occur in each of these parts can be observed only at the output of the data part. In order to verify a project of a digital circuit, the correctness of all the functions performed by the data part must be checked. The term 'verification' rather than 'testing' should be used.
4
Content available Analysis and detection of errors in hash function HaF-256
100%
Idzikowska E.
Pomiary Automatyka Kontrola
|
2011
|
tom R. 57, nr 11
1376-1379
EN
HaF-256 (Hash Function) is a dedicated cryptographic hash function considered for verification of the data integrity. It is suitable for both software and hardware implementation. HaF has an iterative structure. This implies that even a single transient error at any stage of the hash value computation results in a large number of errors in the final hash value. Hence, detection of errors becomes a key design issue. Concurrent checking of cryptographic chips has also a great potential for detecting faults injected into a cryptographic chip to break the key. In this paper the propagation of errors in the VHDL model of HaF-256 is shown, and then the error detection scheme based on hardware duplication is proposed and analysed. There was achieved 100% fault coverage in the case of single and multiple, transient and permanent bit flip faults.
PL
Funkcja skrótu HaF-256 jest funkcją kryptograficzną używaną do kontroli integralności danych. Jej implementacja może być zarówno programowa jak i sprzętowa. HaF ma strukturę iteracyjną. Sprawia to, że nawet pojedynczy, przemijający błąd wprowadzony w dowolnym miejscu cyklu obliczeniowego skutkuje dużą liczbą błędów w wyznaczonej wartości skrótu. Celowe wprowadzanie błędów to jeden z możliwych ataków na funkcje kryptograficzne, stąd współbieżne wykrywanie błędów to jeden ze sposobów przeciwstawiania się tym atakom. W pracy pokazana została propagacja błędów w modelu VHDL funkcji skrótu HaF-256. Następnie zaproponowano zabezpieczenie elementarnych operacji tej funkcji poprzez ich duplikację i porównywanie wyników. Badania symulacyjne zaproponowanego zabezpieczenia wykonano za pomocą symulatora Active-HDL firmy Aldec. Badano skuteczność zabezpieczeń dla błędów stałych i przemijających a także dla błędów pojedynczych i wielokrotnych. W badaniach uwzględniano dwa modele błędów. Jeden polegający na przyjmowaniu przez ścieżkę stałej wartości 1 lub 0 (stuck-at-0/1 fault) drugi na przyjmowaniu przez ścieżkę wartości przeciwnej do zadanej (bit flip fault). Uzyskane wyniki pozwoliły stwierdzić, że błędy polegające zmianie wartości na przeciwną zostały wykryte w 100%. Dotyczy to zarówno błędów pojedynczych jak i wielokrotnych a także stałych i przemijających. Wykrywalność błędów typu sklejenie ze stałą wartością 0 lub 1 jest niższa i została przedstawiona w pracy.
5
Content available remote An operation-centered approach to fault detection in key scheduling module of cipher
100%
Idzikowska E.
|
|
tom R. 93, nr 1
96--99
EN
In this paper a technique for fault detection in hardware implementation of the PP-1 symmetric block cipher has been studied. Simulations of the behaviour of fault propagation in the key scheduling process is reported. The simulation proves that both parts of the algorithm, data-path and control, should be protected. Previous studies [1, 2] have only considered the data-path, ignoring the key scheduling. A proposal for fault detection in key scheduling is presented, which require a limited amount of circuit overhead and does not require modification of the PP-1 algorithm.
PL
W pracy przedstawiono metodę wykrywania błędów w sprzętowej implementacji szyfru PP-1. Skupiono się na module generowania kluczy rundowych. Pokazano propagację błędów w tym module a tym samym to, że ważne jest wykrywanie błędów nie tylko w module przetwarzania danych ale także podczas wyznaczania kluczy rundowych. Zaproponowano metodę wykrywania błędów, która nie wymaga modyfikacji samego algorytmu PP-1 i nie wprowadza dużej nadmiarowości sprzętowej ani czasowej.
6
Content available remote Analysis of the influence of errors on the encryption and decryption in PP-1 block cipher
63%
Bucholc K. , Idzikowska E.
|
|
tom T. 32
17-22
EN
In the paper we analyze the influence of faults on the encryption and decryption process in PP-1 cipher. PP-1 is a new block cipher designed for platforms with very limited resources. We focus on transient faults. A brief discussion of concurrent error detection methods in PP-1 is included.
PL
W artykule analizujemy wpływ uszkodzeń na proces szyfrowania i deszyfrowania w implementacji szyfru PP-1, który jest nowym szyfrem blokowym opracowanym dla platform o bardzo ograniczonych zasobach. W naszej analizie koncentrujemy się na uszkodzeniach przemijających. Praca zawiera także krótką dyskusję możliwych rozwiązań współbieżnej detekcji błędó w PP-1.
7
Content available remote Scalable PP-1 block cipher
38%
Bucholc K. , Chmiel K. , Grocholewska-Czuryło A. , Idzikowska E. , Janicka-Lipska I. , Stokłosa J.
International Journal of Applied Mathematics and Computer Science
|
2010
|
tom Vol. 20, no 2
401-411
EN
A totally involutional, highly scalable PP-1 cipher is proposed, evaluated and discussed. Having very low memory requirements and using only simple and fast arithmetic operations, the cipher is aimed at platforms with limited resources, e.g., smartcards. At the core of the cipher's processing is a carefully designed S-box. The paper discusses in detail all aspects of PP-1 cipher design including S-box construction, permutation and round key scheduling. The quality of the PP-1 cipher is also evaluated with respect to linear cryptanalysis and other attacks. PP-1's concurrent error detection is also discussed. Some processing speed test results are given and compared with those of other ciphers.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.