Analog delay line elements with wide range controlled-delay

• Autorzy: Kołodziejski, W. , Kuta, S. , Jasielski, J.

Warianty tytułu

PL

Analogowe elementy linii opóźniającej o regulowanym w szerokim zakresie opóźnieniu

• Konferencja: International Conference on Signal and Electronic Systems : ICSES 2012 (18-21.09.2012; Wrocław, Polska)
• Języki publikacji: EN

Abstrakty

EN

The chain of variable-delay elements creating delay lines are the basic building blocks of delay locked loops (DLLs) applied in clock distribution network in many VLSI circuits and systems. In the paper selected analog delay line elements with Duty Cycle Correction (DCC) has been described and investigated. The architecture of these elements is based on typical building blocks: switched-current mirror inverter, and Schmitt trigger implemented either as a single-ended or differential current regenerative one. The primary characteristics of the described variable-delay elements have been compared with characteristics of two most popular ones: current starved, and shunt capacitor delay elements and same simulation results have been included. Simulations have been done using BSIM3V3 device models for Spectre from Cadence Design Systems with real foundry parameters models in 180 nm, 1.8 V CMOS technology from UMC.

PL

Kaskada elementów o zmiennym opóźnieniu stanowi jeden z podstawowych bloków pętli opóźnieniowej, stosowanej powszechnie w torach rozprowadzania sygnału zegarowego układów i systemów o dużym stopniu integracji. W artykule przedstawiono analogowe układy opóźniające z korekcją współczynnika wypełnienia. Ich architektura oparta jest na typowych blokach funkcjonalnych: przełączanych lustrach prądowych i przerzutniku Schmitta zrealizowanym zarówno na inwerterach jak i przy wykorzystaniu pary różnicowej. Podstawowe parametry zaprojektowanych elementów zostały porównane z parametrami dwóch najbardziej popularnych struktur: na przełączanym lustrze prądowym oraz z pojemnością bocznikującą. Symulacje zostały wykonane przy użyciu programu SPECTRE wykorzystując parametry modeli BSIM3V3 technologii UMC 180 nm przy napięciu zasilającym 1,8 V.

Słowa kluczowe

PL

element opóźniający; korekcja współczynnika wypełnienia; przerzutnik Schmitta

EN

DLL; delay line architectures; analog variable-delay elements; duty cycle correction; Schmitt trigger

• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2013
• Tom: Vol. 54, nr 2
• Strony: 26-32
• Opis fizyczny: Bibliogr. 14 poz., tab., wykr.

Twórcy

autor

Kołodziejski, W.

autor

Kuta, S.

autor

Jasielski, J.

• Higher Vocational School in Tarnow, Polytechnic Institute

Bibliografia

• [1] Chih-Kong Ken Yang: „Delay-Locked Loops - An Overview”, Phase Locking in High Performance Systems, IEEE Press, 2003, pp. 13-22.
• [2] Moon Y., et al., „An All-Analog Multiphase Delay-Locked Loop Using a Replica Delay Line for Wide-Range Operation and Low-Jitter Performance”, IEEE JSSC, vol. 35, No. 3, March 2000, pp. 377-384.
• [3] Hatakeyama E., et al.: „A 256-Mb SDRAM Using a Register-Controlled Digital DLL”, IEEE JSSC, vol. 32, No. 11, 1997.
• [4] John G. Maneatis, „Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques”, IEEE Journal of Solid-State Circuits, Vol. 31, No. 11, November, 1996.
• [5] Goran Jovanovic, Mile Stojčev, Dragiš Krstić: Delay Locked Loop with Linear Delay Element, in Proc. of 7th International Conference TELSIKS, vol. 2, pp. 397-400.
• [6] Jovanovič G. S. and M. K. Stojčev: Current starved delay element with symmetric load, International Journal of Electronics, pp. 167-175, Vol. 93, No 3, March 2006.
• [7] Eric A. Becker: „Design of an Integrated Half-Cycle Delay Line Duty Cycle Corrector Delay Locked Loop”, MSc Thesis, Boise State University, April 2008.
• [8] Yuan, F.: „Current Regenerative Schmitt Triggers With Tunable Hysteresis”, 2009, 52nd IEEE International Midwest Symposium on Circuits and Systems, Cancun, Mexico August 02-05.
• [9] Yuan F.: „A high-speed differential CMOS Schmitt trigger with regenerative current feedback and adjustable hysteresis”, Analog Integrated Circuit and Signal Processing, Vol. 63, No.1, pp. 121-127, 2010.
• [10] Johnson M. G. and M. E. Hudson: „A variable delay line PLL for CPU coprocessor synchronization”, IEEE J. Solid-State Circuits, vol. 23, Oct. 1988, pp. 1218-1223.
• [11] Dokic В.: „CMOS Schmitt triggers, IEE Proc. - Part G, Circuits, Devices, and Sys., Vol. 131, No. 5, pp. 197-202, Oct. 1984.
• [12] Filanovsky I. M., H. Bakes: „CMOS Schmitt Trigger Design”, IEEE Transactions on Circuits And Systems, Vol. 41, no. 1, January 1994.
• [13] Kobenge S. В., H. Yang: „Digitally Controllable Delay Element Using Switched-Current Mirror”, WSEAS Transaction on Circuit and Systems, Issue 7, Vol. 8, July 2008, pp. 599-608.
• [14] Byung-Guk Kim, Kwang-II Oh, Lee-Sup Kim, and Dae-Woo Lee: „A 500 MHz DLL with Second Order Duty Cycle Corrector for Low Jitter”, IEEE, 2005 Custom Integrated Circuits Conference, 21-21 Sept. 2005.