Flexible packet scheduling algorithm utilization for on-chip networks

• Autorzy: Stolarski, P. , Mąka, T. , Dziurzański, P.

Warianty tytułu

PL

Algorytm elastycznego kolejkowania pakietów w sieciach wewnątrzukładowych

• Języki publikacji: EN

Abstrakty

EN

A new scheduling QoS algorithm dedicated for Network on Chips is proposed. It offers the possibility of adapting the scheduling packages dynamically which influences the order of transmission. This possibility allows us to change the obtained delays of various traffic classes. The provided experimental results confirm the assets of the proposed method in comparison with other techniques implemented in the same platform in the considered range of applications.

PL

W pracy zaproponowano nowy algorytm kolejkowania uwzględniający jakość usług w sieciach wewnątrzukładowych. Umożliwia on dynamiczne harmonogramowanie pakietów wpływające na kolejność transmisji pakietów. Dzięki temu istnieje możliwość zmiany uzyskanego opóźnienia dla różnych klas ruchu. Zaprezentowane wyniki badań eksperymentalnych potwierdzają zalety proponowanej metody w porównaniu z innymi technikami realizowanymi na tej samej platformie w rozważanym zakresie zastosowań.

Słowa kluczowe

PL

sieci wewnątrzukładowe; jakość usług; priorytet dynamiczny

EN

networks on chips; quality of service; dynamic priority

• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2009
• Tom: Vol. 50, nr 6
• Strony: 62-68
• Opis fizyczny: Bibliogr. 11 poz., wykr., tab.

Twórcy

autor

Stolarski, P.

autor

Mąka, T.

autor

Dziurzański, P.

• Zachodniopomorski Uniwersytet Technologiczny, Wydział Informatyki, Szczecin

Bibliografia

• [1] Bjerregaard T., Mahadevan S.: A Survey of Research and Practices of Network-on-Chip. ACM Computing Surveys (CSUR), vol. 38, Article 1, 2006.
• [2] Bjerregaard T., Sparso J.: Virtual channel designs for guaranteeing bandwidth in asynchronous network-on-chip. Proceedings of Norchip Conference, 2004, pp. 269-272.
• [3] Bolotin E., Cidon I., Ginosar R., Kolodny A.: QNoC: QoS architecture and design process for network on chip. Journal of Systems Architecture, vol. 50, issue 2-3, 2004, pp. 105-128.
• [4] Dally W. J., Towles B.: Route Packets, Not Wires: On-Chip Interconnection Networks. Design Automation Conference proceedings., 2001, pp. 684-689.
• [5] Felicijan T., Furber S. B.: Quality of Service (QoS) for Asynchronous On-Chip Networks. Formal Methods for Globally Asynchronous Locally Synchronous Architecture (FMGALS 2003), 2003.
• [6] Goossens K., Dielissen J., Meerbergen J. van, Poplavko P., Radulescu A., Rijpkema E., Waterlander E., Wielage P.: Guaranteeing The Quality Of Services In Networks On Chip. Networks on chip, pp. 66-82, Kluwer Academic Publishers, 2003.
• [7] Goossens K., Dielissen J., Radulescu A.: AEthereal Network on Chip: Concepts, Architectures, and Implementations. IEEE Design & Test of Computers, vol. 22, no. 5, 2005, pp. 414-421.
• [8] Guz Z., Walter I., Bolotin E., Cidon I., Ginosar R., Kolodny A.: Efficient Link Capacity and QoS Design for Wormhole Network-on-Chip. The Design, Automation, and Test in Europe (DATE'06), 2006, pp. 9-14.
• [9] Moraes F., Calazans N., Mello A., Molier L., Ost L.: HERMES: an infrastructure for low area overhead packet-switching networks on chip. Integration, the VLSI Journal, vol. 38, no 1, 2004, pp. 69-93.
• [10] Murali S., Benini L., Micheli G. de: Mapping and physical planning of networks-on-chip architectures with quality-of-service guarantees. Proceedings of the 2005 conference on Asia South Pacific design automation, 2005, pp. 27-32.
• [11] Rijpkema E., Goossens K., Radulescu A., Dielissen J., Meerbergen J. van, Wielage P., Waterlander E.: Trade Offs in the Design of a Router with Both Guaranteed and Best-Effort Services for Networks on Chip. DATE '03: Proceedings of the conference on Design, Automation and Test in Europe, 2003, pp. 294-302.