Warianty tytułu
Transparent RAM testing based on Self-Adjusting Output Data Compression
Języki publikacji
Abstrakty
Artykuł przedstawia strategię transparentnego testowania pamięci RAM opartą o charakterystykę adresową. Charakterystyka ta jest otrzymywana jako suma modulo 2 adresów wszystkich komórek pamięci, których zawartość jest równa 1. Charakterystyka ta może zostać wykorzystana jako sygnatura odniesienia w procesie testowania transparentnego. W artykule zostaną zaprezentowane podstawowe własności powyższego podejścia jak również zamieszczone zostaną wyniki otrzymane drogą symulacji potwierdzające wysoką wydajność tak realizowanych testów transparentnych.
In this paper the new concept of transparent RAM Testing based on Self-Adjusting Output Data Compression (SAODC) have been proposed and developed. The presented technique is based on a memory characteristic derived as the modulo-2 sum of all addresses pointing to non-zero memory cells. This characteristic can be used as the RAM under test fault-free signature. The main properties of new transparent tests are investigated and experimentally validated.
Rocznik
Tom
Strony
161-163
Opis fizyczny
Bibliogr. 14 poz., wykr.
Twórcy
Bibliografia
- [1] Bardell R., McAnney W., Savir J.: Built In Test for VLSI: Pseudo-random Techniques, New York: John Wiley & Sons, 1987.
- [2] Dekker R., Beenker R., and Thijssen L.: Realistic Built-In Self-Test for Static RAMs. IEEE Des. Test Vol. 6, No. 1, 1989, pp. 26-34.
- [3] Jain S., Stroud C.: Built-in Self Testing of Embedded Memories. IEEE Des. Test Vol. 3, No. 5, 1986, pp. 27-37.
- [4] Rajsuman R.: RAMBIST builder: a methodology for automatic built-in self-test design of embedded RAMs. In Proceedings of the IEEE international Workshop on Memory Technology, Design and Testing (MTDT '96) (August 13-14, 1996). MTDT. IEEE Computer Society, Washington, DC, p. 50.
- [5] Treuer R. and Agarwal V. K.: Built-In Self-Diagnosis for Repairable Embedded RAMs. IEEE Des. Test Vol. 10, No. 2, 1993, pp. 24-33.
- [6] Chen T., Sunada G.: Design of a self-testing and self-repairing structure for highly hierarchical ultra-large capacity memory chips. IEEE Trans. VLSI Syst. Vol. 1 No. 2: 1993, pp. 88-97.
- [7] Le K. T., Saluja K. K.: A Novel Approach for Testing Memories Using a Built-In Self Testing Technique. In Proceedings of the IEEE International Test Conference, Washington, DC, 1986, pp. 830-839.
- [8] Van de Goor A. J.: Testing Semiconductor Memories, Theory and Practice, Chichester, John Wiley & Sons, 1991.
- [9] Nicolaidis M.: Transparent BIST for RAMs. In Proceedings of the IEEE International Test Conference, Baltimore, MD, 1992, pp. 598-607.
- [10] Cockburn B. R., Sat Y. N.: Synthesized Transparent BIST for Detecting Scrambled Pattern-Sensitive Faults in RAMs. In Proceedings of the IEEE international Test Conference on Driving Down the Cost of Test Washington, DC, 1995, pp. 23-32.
- [11] Yarmolik V. N., Murashko I. A., Kummert A., Ivaniuk A. A.: Transparent testing of Digital Memories, Mińsk Bielarus, Bestprint, 2005, p. 230.
- [12] Hellebrand S., Wunderlich H. J., Yarmolik V. N.: Symmetric transparent BIST for RAMs. DATE'99: In Proceedings of the conference on Design, Automation and Test in Europe, pp. 135, New York, NY, USA, 1999. ACM Press.
- [13] Yarmolik V. N., Hellebrand S. and Wunderlich H.: Self-adjusting output data compression: an efficient BIST technique for RAMs. In Proceedings of the Conference on Design, Automation and Test in Europe Paris 1998. Design, Automation, and Test in Europe. IEEE Computer Society, Washington, DC, pp. 173-179.
- [14] Sosnowski J.: Testowanie i niezawodność systemów komputerowych.: Akademicka oficyna wydawnicza EXIT, 2005.
Typ dokumentu
Bibliografia
Identyfikatory
Identyfikator YADDA
bwmeta1.element.baztech-article-BWAD-0021-0043
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.