Case Study on FPGA Performance of Parallel Hash Functions

• Autorzy: Zalewski, P. , Łukowiak, M. , Radziszowski, S.

Warianty tytułu

PL

Badanie Efektywno´sci Implementacji FPGA Równoleglych Funkcji Skrótu

• Języki publikacji: PL

Abstrakty

EN

Hashing functions play a fundamental role in modern cryptography. Such functions process data to produce a small fixed size output referred to as a digest or hash. Typical applications of these functions include data integrity verification and message authentication schemes. We argue that high parallelizability of the forthcoming new SHA-3 hash standard should be a critical and achievable property of proposed algorithms. In this paper we present an FPGA design and performance analysis of a recently proposed parallelizable hash function PHASH. It is not a SHA-3 candidate but rather a hash template using tree hashing and a block cipher. The main feature of PHASH is that it is able to process multiple data blocks at once making it suitable for achieving ultra high performance. PHASH achieved a throughput over 15 Gbps using a single block cipher instance and 182 Gbps for 16 instances.

PL

Funkcje haszujące (nazywane też funkcjami skrótu) odgrywają istotną role we współczesnej kryptografii. Funkcje te przekształcają dowolną ilość danych wejściowych w skrót o ścisśe określonej długości. Typowe zastosowania funkcji haszujących obejmują weryfikację spójności danych i schematy komunikacji z uwierzytelnieniem. Poniższy artykuł jest głosem w dyskusji na temat jakimi właściwościami powinien sie charakteryzować nowy standard dla funkcji haszujących SHA-3. W naszym przekonaniu, niezmiernie istotną cechą nowego algorytmu powinna być możliwość do pracy w trybie równoległym. W niniejszym artykule szczegółowo opisujemy i analizujemy implementację funkcji haszującej PHASH w matrycy FPGA. Funkcja ta jest szkieletem który umożliwia przetwarzanie danych z wykorzystaniem szyfru blokowego. Głównym atutem PHASH jest to, że jego tryb pracy równoległej pozwala osiągnąć bardzo dużą wydajność. Nasze pomiary wykazały, że PHASH osiąga przepustowość 15Gbps w systemie z jednym szyfrem blokowym i 182Gbps przy wykorzystaniu 16 szyfrów blokowych.

Słowa kluczowe

PL

skalowalna implementacja FPGA; funkcja haszująca; analiza wydajności

EN

scalable FPGA design; hash function; performance analysis

• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2010
• Tom: R. 86, nr 11a
• Strony: 151-155
• Opis fizyczny: Bibliogr. 19 poz., rys., tab., wykr.

Twórcy

autor

Zalewski, P.

autor

Łukowiak, M.

autor

Radziszowski, S.

• Rochester Institute of Technology, Rochester NY, U.S.A.,

Bibliografia

• [1] A. J. Menezes, P. C. van Oorschot, and S. A. Vanstone: Handbook of Applied Cryptography, CRC Press, 1996.
• [2] D. R. Stinson, Cryptography: Theory and Practice, third edition, CRC Press 2006.
• [3] FIPS 180-2. Secure Hash Standard, August 2002. (NIST). http://csrc.nist.gov/publications/fips/ fips180-2/fips180-2.pdf
• [4] X. Wang and H. Yu, How to Break MD5 and Other Hash Functions, LNCS, 3494:19–35, 2005.
• [5] NIST SHA-3 timeline, http://csrc.nist.gov/groups/ST/ hash/timeline.html
• [6] A. Kaminsky and S. Radziszowski: A case for a parallelizable hash, in Proceedings of IEEE MILCOM, San Diego, CA, November 2008.
• [7] P. Barreto and V. Rijmen: Whirlpool Hash Function, 2006. http://paginas.terra.com.br/informatica/ paulobarreto/WhirlpoolPage.html
• [8] F. Aisopos, K. Aisopos, D. Schinianakis, H. Michail, and A. P. Kakarountas: A novel high-throughput implementation of a partially unrolled SHA-512, Proceedings of the Mediterranean Electrotechnical Conference, 61–65, 2006.
• [9] W. Stallings, The Whirlpool Secure Hash Function, Cryptologia, 30:55–67, 2006.
• [10] M. McLoone, C. McIvor, and A. Savage: High-speed hardware architectures of the Whirlpool hash function, Proceedings - IEEE International Conference on Field Programmable Technology, 147–153, 2005.
• [11] SHA-3 Zoo, unofficial hash function candidates evaluations http://ehash.iaik.tugraz.at/wiki/The_SHA-3_Zoo
• [12] R. P. McEvoy, F. M. Crowe, C. C. Murphy, and W. P. Marnane: Optimisation of the SHA-2 family of hash functions on FPGAs, Proceedings - IEEE Computer Society Annual Symposium on Emerging VLSI Technologies and Architectures, 317– 322, 2006.
• [13] P. Kitsos and O. Koufopavlou: Efficient architecture and hardware implementation of the Whirlpool hash function, IEEE Transactions on Consumer Electronics, 50(1):208–213, 2004.
• [14] I. Ahmad and A. S. Das: Hardware implementation analysis of SHA-256 and SHA-512 algorithms on FPGAs, Computers and Electrical Engineering, 31(6):345–360, 2005.
• [15] R. Chaves, G. Kuzmanov, L. Sousa, and S. Vassiliadis: Improving SHA-2 hardware implementations, Lecture Notes in Computer Science, 4249 NCS:298–310, 2006.
• [16] L. Dadda, M. Macchetti, and J. Owen: An ASIC design for a high speed implementation of the hash function SHA-256 (384, 512), Proceedings of the ACM Great Lakes Symposium on VLSI, 421–425, 2004.
• [17] T. Grembowski, R. Lien, K. Gaj, N. Nguyen, P. Bellows, J. Flidr, T. Lehman, and B. Schott: Comparative analysis of the hardware implementations of hash functions SHA-1 and SHA-512, Information Security. 5th International Conference ISC 2002. Proceedings (Lecture Notes in Computer Science Vol.2433), 75–89, 2002.
• [18] M. McLoone and J. V. McCanny: Efficient single-chip implementation of SHA-384 and SHA-512, 2002 IEEE International Conference on Field-Programmable Technology (FPT). Proceedings (Cat. No.02EX603), 311–14, 2002.
• [19] N. Sklavos and O. Koufopavlou: On the hardware implementations of the SHA-2 (256, 384, 512) hash functions, Proceedings - IEEE International Symposium on Circuits and Systems, 5:153–156, 2003.