Implementacja w układach FPGA silnie zrównoleglonej operacji Look-Up Table

• Autorzy: Jamro, E. , Wiatr, K.

Warianty tytułu

EN

FPGA implementation of highly-parallel Look-Up Table operation

• Języki publikacji: PL

Abstrakty

PL

Niniejszy artykuł opisuje sprzętową realizację lokalnej transformacji Look-Up Table (LUT) stosowanej do wstępnego przetwarzania obrazu, np. wyrównywania histogramu dla sieci neuronowej. Aby sprostać wymaganiom czasowym, konieczne stało się silne zrównoleglenie wykonywania operacji LUT. Niestety algorytm LUT jest trudny do zrównoleglenia ze względu na konieczność sekwencyjnej zmiany zawartości pamięci LUT dla każdego fragmentu obrazu. W konsekwencji zrównoleglenie zostało zrealizowane w dwojaki sposób: zrównoleglenie wewnątrz pojedynczego modułu LUT oraz równoległa praca poszczególnych modułów LUT podczas wykonywania operacji LUT sąsiadujących ze sobą fragmentów obrazu. W celu przyspieszania projektowania całego systemu wykorzystano środowisko EDK firmy Xilinx, w którym zaprojektowano własne moduły.

EN

This paper describes FPGA (Field Programmable Gate Arrays) implementation of Loop-Up Table (LUT) operation. The LUT operation is employed as a initial operation for image processing, e.g. histogram equalization for further processing in neural networks. To satisfy the real time requirements the LUT operation must be highly parallel. Unfortunately, LUT operation requires sequential LUT memory writes (to change LUT parameters) which makes parallel operation impossible in the straightforward way. Consequently the parallel algorithm is implemented in two ways: firstly by parallel operation within each LUT module, and secondly by parallel operation of different LUT modules while performing LUT operation on neighbor fragments of source image. In order to speed-up the hardware design, the modular design with Xilinx Embedded Development Kit (EDK) has been employed and several On chip Peripherals Bus (OPB) compatible modules have been designed.

Słowa kluczowe

PL

układy FPGA; Look-Up Table (LUT)

• Czasopismo: Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie
• Rocznik: 2005
• Tom: T. 9, z. 3
• Strony: 543-553
• Opis fizyczny: Bibliogr. 4 poz., rys., tab., wykr.

Twórcy

autor

Jamro, E.

• Akademia Górniczo-Hutnicza, Kraków, ACK Cyfronet AGH, Kraków,

autor

Wiatr, K.

• Akademia Górniczo-Hutnicza, Kraków, ACK Cyfronet AGH, Kraków

Bibliografia

• [1] Gonzalez R., Wintz P.: Digital Image Processing. Addision-Wesley, 1987
• [2] Wiatr K.: Architektura potokowa specjalizowanych procesorów sprzętowych do wstępnego przetwarzania obrazów w systemach wizyjnych czasu rzeczywistego. Kraków, Wydawnictwo AGH 1998
• [3] Henry A., Rowley, Shumeet Baluja, Takeo Kanade: Neural Network-Based Face Detection.Ieee Transactions on Pattern Analysis and Machine Intelligence, vol. 20, No. 1, January 1998, 23-38
• [4] Jamro E., Wiatr K.: Heterogeneouse Hardware-Software Pmtotyping System for PC-controlled FPGA-based Designs. Proc. of IFAC Workshop on Programmable Devices and Systems PDS, Kraków, Nov. 18-19 2004, 186-191