Metoda skróconego badania niezawodności układów pamięci NAND FLASH

• Autorzy: Bąk, K.

Warianty tytułu

EN

Shorten method of testing reliability of NAND FLASH memory

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono metodę skróconego badania niezawodności układów pamięci NAND FLASH w ograniczonym obszarze pojemności. Badanie jest zoptymalizowane względem czasu trwania, gdzie metoda optymalizacji polega na ograniczeniu testowanego obszaru pamięci poprzez celowy wybór badanych stron. Optymalizacja przedstawioną metodą zapewnia selektywny wybór testowanego obszaru pamięci oraz kontrolę wszystkich obwodów funkcjonalnych. Selektywność wyboru ma duże znaczenie dla detekcji upływności danych spowodowanej degradacją cyklami zapisu i wysoką temperaturą pracy lub przechowywania. Prowadzenie badania w ograniczonej liczbie stron każdego bloku pamięci wymaga cykli pracy wszystkich obwodów funkcjonalnych, wynikającej z konieczności detekcji ich uszkodzeń. Krótki czas trwania umożliwia wykonanie badania dostawy pamięci NAND FLASH przed rozpoczęciem procesu produkcji. W wyniku jego przeprowadzenia ustalana jest liczba cykli zapisów realizowana podczas procesu sztucznego starzenia oraz poziom niezawodności gotowego produktu w całym okresie jego użytkowania. Wynik badania jest podstawą do przyjęcia lub odrzucenia całej dostawy układów pamięci z produkcji i może stanowić element statystycznego sterowania procesem.

EN

The article shows a shorten method of testing the reliability of NAND FLASH memories in limited capacity area. Testing method is optimized for time duration, where optimization method is to reduce tested area by memory pages purposeful selection. Optimization by presented method provides purposeful selection of tested memory area and control of all functional circuits. Purposeful selection has high importance for detection of data retention caused by degradation inducted by write cycles and high temperature of storage and working conditions. Conducting test on reduced number of memory pages in each memory block needs work cycles of every functional circuit, due to detection of their damages. Short test duration time allows checking every batch of NAND FLASH memory before starting production process. As the result of this testing,number of write cycles during artificial aging and reliability level of finished product in period of life time are determined. The result of testing is the basis for acceptation or rejection batch of memory circuits from production and may be a part of statistical process control.

Słowa kluczowe

PL

diagnostyka; NAND FLASH; wiarygodność; kontrola jakości

EN

diagnostics; NAND FLASH; reliability; quality control

• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2014
• Tom: Vol. 55, nr 7
• Strony: 159-163
• Opis fizyczny: Bibliogr. 30 poz., tab., wykr.

Twórcy

autor

Bąk, K.

• Wilk Elektronik SA, Łaziska Górne

Bibliografia

• [1] Committee JC-64.8, Solid-State Drive (SSD) Requirements and Endurance Test Method, JEDEC STANDARD JESD218A, JEDEC Solid State Technology Association, Arlington USA, FEBRUARY 2011, 8–19.
• [2] Committees:JC-14.3, JC-14, Electrically Erasable Programmable ROM (EEPROM) Program/Erase Endurance and Data Retention Stress Test, JEDEC STANDARD JESD22-A117C, JEDEC Solid State Technology Association, Arlington USA, OCTOBER 2011.
• [3] Committees:JC-14.3, JC-14, Early Life Failure Rate Calculation Procedure for Semiconductor Components, JEDEC STANDARD JESD74A, JEDEC Solid State Technology Association, Arlington USA, OCTOBER 2007.
• [4] Neal Mielke, Hanmant P. Belgal, Albert Fazio, Qingru Meng, and Nick Righos, Recovery Effects in the Distributed Cycling of Flash Memories, IEEE Publication, Santa Clara, CA 95054, April 2006.
• [5] Committees: JC-14.1, JC-14, Failure Mechanisms and Models for Semiconductor Devices, JEDEC PUBLICATION JEP122G, JEDEC Solid State Technology Association, Arlington USA, OCTOBER 2011, 9, 22–27, 76–80.
• [6] R. Dean Adams, High Performance Memory Testing, Kluwer Academic Publishers 2003, 89–101, 213–217, 221.
• [7] ONFI Workgroup, Open NAND Flash Interface Specification, ONFI Specification Rev. 3.0, ONFI Workgroup, March 2011, 49–53.
• [8] Toru Tanzawa, Tomoharu Tanaka, Ken Takeuchi, and Hiroshi Nakamura, Circuit Techniques for a 1.8-V-Only NAND Flash Memory, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 37, NO. 1, JANUARY 2002, 84–88.
• [9] R. Micheloni, A. Marelli and S. Commodaro, Inside NAND FLASH Memories, Springer ISBN 978-90-481-9431-5, 2010, 19–52.
• [10] Krzysztof Bąk, Projektowanie testu aplikacyjnego układów pamięci NAND FLASH, Biuletyn WAT Vol. LXII, Nr 4, 2013.
• [11] Serial ATA International Organization, Serial ATA Revision 2.6 Specification, February 2007. www.stat-io.org.
• [12] Tao Yuan, Bayesian Analysis of Hazard Rate, Change Point, and Cost-Optimal Burn-In Time for Electronic Devices, IEEE TRANSACTIONS ON RELIABILITY, VOL. 59, NO. 1, MARCH 2010.
• [13] Yu Cai, Erich F. Haratsch, Onur Mutlu, Ken Mai, Error Patterns in MLC NAND Flash Memory: Measurement, Characterization, and Analysis, Department of Electrical and Computer Engineering, Carnegie Mellon University, Pittsburgh, PA LSI Corporation, 1110 American Parkway NE, Allentown, PA.
• [14] PAOLO PAVAN, ROBERTO BEZ, PIERO OLIVO, ENRICO ZANONI, Flash Memory Cells-An Overview, IEEE TRANSACTIONS ON RELIABILITY, VOL. 85, NO. 8, AUGUST 1997.
• [15] Robert R. Martin, Wen-Ben Jone, Sunil Das, Fault Detection and Diagnosis for Multi-Level Cell Flash Memories, IMTC 2006 – Instrumentation and Measurement Technology Conference Sorrento, Italy 24–27 April 2006.
• [16] Georgia-Ann Klutke, Peter C. Kiessler, and M. A. Wortman, A Critical Look at the Bathtub Curve, IEEE TRANSACTIONS ON RELIABILITY, VOL. 52, NO. 1, MARCH 2003.
• [17] Jerzy Szkoda, DIAGNOZOWANIE JAKOŚCI PARTII WYROBÓW METODĄ STATYSTYCZNEJ KONTROLI ODBIORCZEJ Z OCENĄ ALTERNATYWNĄ, Katedra Eksploatacji Pojazdów i Maszyn Uniwersytetu Warmińsko-Mazurskiego.
• [18] Polski Komitet Normalizacyjny, Polska Norma PN-ISO 2859-1, PKN, Warszawa 2003.
• [19] Josmar Mazucheli, Emilio Augusto Coelho-Barros, Jorge Alberto Achcar, INFERENCES FOR THE CHANGE-POINT OF THE EXPONENTIATED-WEIBULL HAZARD FUNCTION, Statistical Journal, Volume 10, Number 3, November 2012.
• [20] Eitan Yaakobi, Jing May, Laura Grupp, Paul H. Siegel, Steven Swanson, Jack K. Wolf, Error Characterization and Coding Schemes for Flash Memories, University of California, San Diego/National University of Singapore, Dec 2010.
• [21] Tadeusz Sałaciński, SPC statystyczne sterowanie procesami produkcji, Oficyna Wydawnicza Politechniki Warszawskiej, ISBN 978-83-7207-842-1, Warszawa 2009.
• [22] R. Micheloni, A. Marelli, S. Commodaro, Inside FLASH Memories, Springer, ISBN 904-81-9431-8, Springer 2010.
• [22] Yu Cai, Onur Mutlu, Erich F. Haratsch, Ken Mai, Program Interference in MLC NAND Flash Memory: Characterization, Modeling, and Mitigation, Carnegie Mellon University, Pittsburgh, PA & LSI Corporation, San Jose, CA, IEEE 2013.
• [23] Eitan Yaakobi, Laura Grupp, Steven Swanson, Paul H. Siegel, and Jack K. Wolf, Error-Correcting Codes for TLC Flash, University of California San Diego, 2011.
• [24] Farookh Moogat, Kamel Teruhiko Kamei, NAND FLASH MEMORY CELL ARRAY WITH ADAPTIVE MEMORY STATE PARTITIONING, United States Patent US7489548.
• [25] Tae-Sung Jung, Young-Joon Choi, Kang-Deog Suh, Byung-Hoon Suh i inni, A 117-mm 3.3-V Only 128-Mb Multilevel NAND Flash Memory for Mass Storage Applications, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, NO. 11, NOVEMBER 1996.
• [26] Su-Chang Jeon, FLASH MEMORY DEVICE AND METHOD OF READING DATA, United States Patent US 2010/0322007).
• [27] Daniel Doyle, NAND ARCHITECTURE MEMORY WITH VOLTAGE SENSING, United States Patent US2013/0003458 – Micron Technology, Inc.
• [28] Robert Rohan Martin, Multi-Level Cell Flash Memory Fault Testing And Diagnosis, UNIVERSITY OF CINCINNATI, 2005.
• [29] Micron Technology, Inc., Technical Note: Design and Use Considerations for NAND Flash Memory, dok. TN-29-17.

Identyfikatory

DOI

10.15199/ELE-2014-089