Efekty niedopasowania tranzystorów MOS wykonanych w technologii VLSI

• Autorzy: Gryboś, P.

Warianty tytułu

EN

Mismatch effects of MOS transistors in VLSI technology

• Języki publikacji: PL

Abstrakty

PL

Praca prezentuje efekty niedopasowania tranzystorów MOS wykonanych w technologii VLSI. Omawiane są przyczyny niedopasowania i sposób modelowania tego efektu. Odpowiednia koncepcja układu elektronicznego, warunki jego polaryzacji oraz staranne wykonane masek układu scalonego pozwalają na minimalizację wpływu efektów niedopasowania na finalne parametry układu. Na przykładzie 64-kanałowego układu scalonego NEURO64 przedstawiono sposób modelowania tego typu efektów z użyciem analizy Monte Carlo, a otrzymane wyniki symulacji porównano z wynikami pomiarowymi układu wykonanego w technologii CMOS 0,7 (mikro)m.

EN

This paper presents mismatch effects of MOS transistors manufactured using VLSI technology. The causes and modelling of mismatch are discussed. Proper concept of electronic circuit, its bias conditions and good layout could minimise the influence of mismatch effects on final parameters of integrated circuit. Evaluation of the matching performance is done for 64-channel integrated circuit using Monte Carlo analysis. The results of simulation are verified by the measurements of NEURO64 integrated circuit from CMOS 0,7 (micro)m.

Słowa kluczowe

PL

rozrzuty technologii VLSI; tranzystory MOS; specjalizowane układy scalone

EN

matching; MOS transistor; integrated circuit

• Czasopismo: Elektrotechnika i Elektronika
• Rocznik: 2003
• Tom: T. 22, z. 1
• Strony: 25--35
• Opis fizyczny: Bibliogr. 31, tab., rys., wykr.

Twórcy

autor

Gryboś, P.

• Akademia Górniczo-Hutnicza w Krakowie, Katedra Elektroniki Jądrowej WFiTJ ,

Bibliografia

• [1] Laker K., Sansen W.: Design of Analog Integrated Circuits and Systems. New York, USA, McGraw-Hill 1994
• [2] Lakshmikumar K., Hadaway R., Copeland M.: Characterisation and modeling of mismatch in MOS transistors for precision analog design. IEEE J. Solid-State Circuits, vol. SC-21, No. 6, 1986, 1057–1066
• [3] Pelgrom M., Duinmaijer A., Welbers A.: Matching properties of MOS transistors. IEEE J. Solid-State Circuits, vol. SC-24, No. 5, 1989, 1433–1440
• [4] Schouwenaars H., Groeneveld W., Termeer H.: A low power stereo 16-bit CMOS D/A converter for digital audio. IEEE J. Solid-State Cir cuits, vol. SC-23, No. 6, 1988, 1290–1297
• [5] Plas G., Vandenbussche J., Van den Bosch A., Steyaert M., Sansen W., Gielen G.: MOS transistor mismatch for high accuracy applications. in ProRISC: IEEE Benelux Workshop on Circuits, Systems and Signal Processing, 529-534, Mierlo, The Netherlands, November 1999
• [6] Lovett S., Gibbs G., Pancholy A.: Yield and matching implications for static RAM memory array sense-amplifier design. IEEE J. Solid-State Circuits, vol. SC-35, No. 8, 2000, 1200–1204
• [7] Gryboś P., Low Noise Multichannel Integrated Circuits in CMOS Technology for Physics and Biology Applications. Seria Rozprawy, Monografie nr 117, Uczelniane Wydawnictwa Naukowo-Dydaktyczne AGH, Kraków 2002
• [8] Shyu J., Temes G., Krummenacher F.: Random error effects in matched MOS capacitors and current sources. IEEE J. Solid-State Circuits, vol. SC-19, No. 6, 1984, 948–955
• [9] Bastos J., Steyaert M., Pergoot A., Sansen W.: Mismatch characterisation of submicron MOS transistors. Analog Integrated Circuits and Signal Processing, vol. 12, 1997, 95–106
• [10] Serrano-Gotarredona T., Linares-Barranco B.: Systematic width-andlength dependent CMOS transistor mismatch characterisation and simulation. Analog Integrated Circuits and Signal Processing, vol. 21, 1999, 271–296
• [11] Allen P., Holberg D.: CMOS Analog Circuit Design. USA, Hold, Rinehart and Winston, Inc. 1987
• [12] Sze S.M.: Physics of Semiconductor Devices. New York, USA, John Wiley & Sons, Inc. 1981
• [13] Lovett J.S., Welten M., Mathewson A., Mason B.: Optimizing MOS transistor mismatch. IEEE J. Solid-State Circuits, vol. SC-33, No. 1, 1998, 147-150
• [14] Tuinhout H., Pelgrom M., Vertreget M.: Matching of MOS transistors. EPFL Electronics Laboratories Advanced Engineering Course on Deep Submicron: Modeling and Simulation, Laussanne, Switzerland October 1998
• [15] Forti F., Wright M.: Measurements of MOS current mismatch in the weak inversion region. IEEE J. Solid-State Circuits, vol. SC-29, No. 2, 1994, 138–142
• [16] Rabaey J.: Digital Integrated Circuits: A Design Perspective. Upper Saddle River, NJ, USA, Prentice Hall 1995
• [17] Tsividis Y.: Operation and Modeling of the MOS Transistor. New York, WCB/McGraw-Hill 1999
• [18] Sze S.M.: Physics of Semiconductor Devices. New York, USA, John Wiley & Sons, Inc. 1981
• [19] Razavi B.: Design of Analog CMOS Integrated Circuits. New York, USA, McGraw-Hill 2001
• [20] Jakobson C., Bloom I., Nemirovsky Y.: 1/f noise in CMOS transistors for analog applications from subthreshold to saturation. Solid State Electronics, vol. 42, No. 10, 1998, 1807-1817
• [21] Verghese K., Allstot D.: Computer-aided design considerations for mixed-signal coupling in RF integrated circuits. IEEE J. Solid-State Circuits, vol. SC-33, No. 3, 1998, 314_323
• [22] Bastiaansen C., Groeneveld D., Schouwenaars H., Termeer H.: A 10-b 40-MHz 0.8-mm CMOS current-output D/A converter. IEEE J. Solid-State Circuits, vol. SC-26, No. 7, 1991, 917–921
• [23] Plas G., Vandenbussche J., Sansen W., Steyaert M., Gielen G.: A 14-bit intrinsic accuracy Q2 random walk CMOS DAC. IEEE J. Solid-State Circuits, vol. SC-34, No. 12, 1999, 1708–1718
• [24] McNutt M., LeMarquis S., Dunkley J.: Systematic capacitance matching errors and corrective layout procedures. IEEE J. Solid-State Circuits, vol. SC-29, No. 5, 1994, 611-616
• [25] Pfitzner A.: Modelowanie Elementów Półprzewodnikowych dla Statystycznej Symulacji Układów Scalonych VLSI. Warszawa, Prace Naukowe, Elektronika, z. 120, Oficyna Wydawnicza Politechniki Warszawskiej 1999
• [26] Tuinhout H., Pelgrom M., Penning de Vries R., Vertegret M.: Effects on metal coverage on MOSFET matching. Technical Digest IEDM’96, 1996, 735–739
• [27] Tuinhout H., Vertreget M.: Test structures for investigation of metal coverage effects on MOSFET matching. Proceedings IEEE Int. Conference on Microelectronics Test Structures ICMTS'97, 1997, 179–183
• [28] Zhang Q., Liou J.J., McMacken J.R., Thomson J., Layman P.: SPICE modeling and quick estimation of MOSFET mismatch based on BSIM3 model and parametric. IEEE J. Solid-State Circuits, vol. SC-36, No. 10, 2001, 1592–1595
• [29] BSIM3v3 manual. Department of Electrical Engineering and Computer Sciences, University of California Berkeley, CA 94720, 1996
• [30] Litke A.M., Chichilnisky E.J., Dąbrowski W., Grillo A., Gryboś P., Kachiguine S., Rahman M., Taylor G.: Large scale imaging of retinal outpụt activity. SCIPP Report 02/01, University of California, Santa Cruz, 2002, submitted to Nucl. Instr. and Meth.
• [31] Gryboś P., Dąbrowski W.: Noise optimisation of CMOS amplifier de sign for low frequency applications. Proceedings of the 8th International Conference MIXDES 2001, 183–188, Poland, 21–23 June 2001, Zakopane