Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 17

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
PL
Istotną grupę cech obrazu, na podstawie których dokonuje się segmentacji i klasyfikacji, stanowią cechy tekstury, rozumiane jako zależności między powtarzającymi się wzorcami charakterystycznymi dla danego materiału. W artykule porównane zostaną trzy metody analizy tekstury - energia Gabora, operator grating cells i cechy Haralicka - oraz zaproponowane zostaną sposoby poprawy jakości wyników uzyskanych z ich użyciem. Szczególny nacisk położony będzie na zastosowanie porównywanych metod w przetwarzaniu zdjęć lotniczych. Przedstawione zostanie również alternatywne podejście do rozpoznawania wzorców polegające na klasyfikacji prostokątnych bloków obrazu o stopniowo zmniejszających się rozmiarach.
EN
The important group of image features, based on which segmentation and classification is performed, are textural features, understood as dependencies between recurring patterns characteristic of a given material. In the article three methods of texture analysis – Gabor energy, grating cells operator and Haralick features – will be compared, and techniques for improving quality of their results will be proposed. The particular focus will be placed on the application of compared methods in aerial images processing. The alternative approach of pattern recognition, based on the classification of rectangular blocks of an image with gradually decreasing sizes, will be demonstrated.
PL
Artykuł zawiera opis metod tworzenia modeli 3D, które mogą zostać potem wykorzystane przy wielu zastosowaniach. Opisuje m.in. metody ręcznego tworzenia modeli 3D, jak i ich automatyczną ekstrakcję ze zdjęcia przy użyciu wybranych narzędzi i algorytmów.
EN
This article is about methods of creating 3D models, that are useful in many areas. The article describes manual methods of 3D models creation and extraction 3D models from photos using approbiat.
PL
W niniejszym artykule przedstawiono projekt inteligentnego zegarka współpracującego z telefonem mobilnym. Opisano potrzebny sprzęt do realizacji zegarka oraz oprogramowanie służące do zamodelowania pewnych funkcjonalności. Przedstawiono ogólne cechy zegarka, opisano system mikroprocesorowy stanowiący niezbędny sprzęt do realizacji zegarka i opisano oprogramowanie implementujące wybrane funkcje zegarka.
EN
This article shows the result of design process of a smart watch. It is a microprocessor system that works with a mobile phone. The paper presents necessary hardware equipment and designed software to model certain functionality. Describes the general features of the watch, describes the microprocessor system with the necessary hardware end describes the software that implements the selected watch functions.
4
Content available Instruction driven CPU in the FPGA structure
EN
The paper presents the design of processors embedded in an FPGA structure. The type of processor is determined by the preset instruction list. Each instruction is implemented as one functional block attached to a common bus. The processor contains two additional blocks: one contains a common register block and second is responsible for the fetch of the instruction from the program memory. To design the processor, one can choose the instruction set from the library of instructions components. The library is a set of VHDL descriptions of all possible instructions.
PL
W niniejszym artykule przedstawiono narzędzia sprzętowe i programowe służące projektantom systemów wbudowanych. Duża różnorodność tych narzędzi stwarza projektantom trudność z ich doborem w zależności od rodzaju zastosowania. Dlatego oprócz parametrów technicznych omawianych platform podano ich ceny, gdyż często ona stanowi zasadnicze kryterium wyboru.
EN
In this paper the software and hardware tools dedicated for rapid prototyping of embedded systems are presented. The designer has to deal with the issue of choosing these tools from a large set. Therefore the system prices are presented because it is often a main criterion for choosing a appropriate tool.
PL
Niniejszy artykuł jest poświęcony adaptacji drukarki 3D do celów (funkcji) wiercenia i frezowania. Opisano zbudowane urządzenie oraz modyfikację układów sterujących stosowanych w domowych drukarkach 3D. Zwrócono uwagę na podstawowe algorytmy działające w warstwie sprzętowej wykorzystywane do sterowania ruchu głowicy. Opisano także aplikacje umożliwiające przygotowanie modelu 3D do wydrukowania i sposoby wygenerowania ciągu poleceń sterujących dla urządzenia. Przedstawiony został również przykład modelu, który został wyfrezowany.
EN
The article concerns a device 3D printer converted to drill – milling machine. The construction of the deviceand the basic tasks of the control electronics used in home 3D printers is presented. Attention is drawn to the basic algorithms operating in the hardware layer used to control the head motion. The article mentions also a few applications designed for creating 3D models and how to generate control commands for the device. An example of a model which finally was milled is shown.
PL
Artykuł omawia możliwość realizacji funkcjonalnego interfejsu mózgkomputer z wykorzystaniem urządzenia Emotiv Epoc. Interfejsy mózg-komputer są systemami wykorzystującymi pomiary aktywności neuronalnej użytkownika do generacji sygnałów sterujących dla maszyn. Technologia ta ma zastosowanie przede wszystkim u pacjentów dotkniętych paraliżem. Badania nad interfejsami mózg-komputer przez długi czas prowadzone były jedynie przez wybrane zespoły specjalistów, mające dostęp do odpowiednich przyrządów pomiarowych. W niekrytycznych zastosowaniach można jednak wykorzystać urządzenia zdecydowanie tańsze, nawet pomimo ich niższej jakości. Przykładem takiego urządzenia jest Emotiv Epoc – kontroler do gier wideo i elektroencefalograf w jednym. W artykule oszacowano możliwość realizacji kilku popularnych rodzajów interfejsów wykorzystujących elektroencefalografię. Opisano ponadto pozytywne wyniki realizacji wybranego typu interfejsu: P300 Speller.
EN
The article aims to examine the feasibility of using Emotiv Epoc to implement a functional brain-computer interface. Brain-computer interfaces constitute a class of systems capable of converting user’s brain activity measurements into control signals for machines. This technology is predominantly used to assist patients suffering from various forms of paralyze. For many years brain-computer interface research had only been conducted by specialized teams, able to afford necessary equipment. In non-critical applications it is however now possible to take advantage of easily available and way more affordable devices, despite their lower quality. Emotiv Epoc is an example of such device, being both a video game controller and an electroencephalograph in the same time. The article estimates the feasibility of implementing several most popular EEG-based interfaces with Emotiv Epoc. The article further provides some promising results obtained for a particular, chosen type of interface: the P300 Speller.
PL
W artkule przedstawiono sposób realizacji układów mikroprogramowanych w strukturach FPGA. Projekt ma na celu zbudowania narzędzia do szybkiego prototypowania złożonych układów mikroprogramowanych. Zaimplementowany układ sterujący może służyć do współpracy z różnymi układami wykonawczymi. W artykule przedstawiono opisy w języku VHDL układu sterowania oraz zaproponowanego jako układ wykonawczy prostego procesora wykonującego kilka podstawowych rozkazów. Pokazano także środowisko sprzętowe i programowe potrzebne do wykorzystania prezentowanego narzędzia, które może być użyteczne do wspomagania procesu nauczania mechanizmów mikroprogramowania w układach cyfrowych.
EN
FPGAs can be applied to rapid prototyping of microprograming circuits. Each microprograming circuits contain two parts: control unit and execution unit. The target of this work is to build friendly tool to use by microprograming device designers. To implement this tool a VHDL environment was used. The some main parts of VHDL description was presented. Because various microprograming circuits used the same control part then we design fixed control unit easily applied to various execution units. But as execution unit we design the simple processor build with arithmetic-logical unit, register block with four registers and additional input register RQ. ALU is equipped only in 8 easy operations. Both modules control unit and execution unit was design using VHDL description. As an example we present VHDL descriptions of MAS unit and register unit. The first description is behavior description and the second one is structure description. The structure description contain all flip-flops because in such case the random access to contents of every registers is possible. In this article we has been show the hardware and software environment able to apply it to implement microprogramed device. This tool was successful tested during didactic process where students needs a short time to design quite complex microprograming device.
EN
The paper presents idea of processors design with a preset instruction list. Each instruction is implemented as a functional logic block, attached to a common bus. Each of these blocks contains execution and control elements necessary to instruction execution. The processor is a combination of several dozen of such blocks. Only one is active after the recognition of the instruction code. The individual command blocks are described in VHDL and whole processor can be built in the FPGA.
PL
W artykule przedstawiono koncepcję projektowania procesorów za pomocą listy rozkazów. Każdy z rozkazów stanowi w pełni funkcjonalny blok logiczny, dołączony do wspólnych magistral i zawierający elementy wykonawcze i sterujące, które są niezbędne do jego wykonania. Procesor jest połączeniem kilkudziesięciu takich bloków, z których tylko jeden podejmuje działanie po rozpoznaniu swojego kodu rozkazu. Procesor jest realizowany w układzie FPGA, dlatego opis poszczególnych bloków rozkazowych jest projektowany w języku VHDL.
10
Content available remote Heurystyczny algorytm syntezy quasi-optymalnych układów odwracalnych
PL
W artykule przedstawiono nową metodę syntezy układów odwracalnych. Polega ona na stopniowym porządkowaniu bitów w kolejnych kolumnach części wyjściowej tablicy prawdy odwracalnej funkcji boolowskiej, aż do momentu zrównania części wyjściowej tablicy z jej częścią wejściową. Długość szacunkowej sekwencji bramek, która uporządkowałaby bity we wszystkich kolumnach wyjściowych, stanowi kryterium wyboru bramki w każdym kroku iteracji proponowanego algorytmu. Dla ponad 80% funkcji odwracalnych trzech zmiennych algorytm ten generuje układy optymalne.
EN
In this paper a new method of reversible circuits synthesis is presented. The method is based on iterative ordering of bits in subsequent output columns of the truth table of a reversible function until the output part of the truth table becomes identical with the input part. The length of the estimated shortest sequence which would guarantee the proper order of bits in all output columns is a criterion for choosing a gate at each step of the proposed algorithm. For over 80% of 3-variable reversible functions the algorithm generates optimal circuits.
PL
Układy FPGA dobrze nadają się do modelowania układów odwracalnych, których implementacje sprzętowe są dopiero w stadium opracowywania. Układy odwracalne umożliwiają prostą realizację szyfratorów i deszyfratorów. W artykule rozpatrzono działanie dwóch szesnasto-bramkowych kaskad zbudowanych z cztero-wejściowych bramek odwracalnych NCT, aby uzyskać bajtowo zorientowany szyfrator. Zbiór bramek NCT o co najwyżej czterech wejściach zawiera 32 bramki, więc dla skonfigurowania jednej bramki potrzeba 5 bitów. Zatem kaskada może być określona przez 80-bitowe słowo, co dla dwóch kaskad daje 160-bitowy klucz. Po każdym wejściowym bajcie obie kaskady są rekonfigurowane za pomocą odpowiedniego przesuwania 80-bitowych słów. Sposoby przesuwania są określane przez dodatkowe bity klucza pomocniczego.
EN
FPGAs can be applied to modeling of reversible circuits because their practical realization is still under development. This technique enables implementing substitution ciphers. We try to build a byte-oriented stream cipher. Such a cipher uses two four-input and four-output cascades. Each of the cascades contains 16 reversible NCT gates. Because there exist 32 different NCT gates having at most four inputs we use 80 bits (16×5 bits) to determine one cascade so for two cascades 160 bits are needed. These bits are called the base key and are stored in the memory of a cipher. At the beginning of encryption the key is loaded to a circular shift register. After each input byte (a clock period) the contents of the shift register is shifted by a specified number of bits. The number of bits by which the register contents is shifted constitutes the second part of the cipher key. The shifting process causes changes in cascades after each input byte. If shifting the key is the same during both encryption and decryption, then the cipher will work correctly. In the paper, we present some methods of key shifting. If the register contents is shifted by 5 bits, then each gate is replaced by its predecessor (the first gate is replaced by the last one). The results of different shifting modes are presented showing that in all cases correct encryption/decryption is performed. For modeling and simulation of synthesis we used test-bench software ActiveHDL v 8.2 from ALDEC.
PL
Synteza układów odwracalnych prowadząca do uzyskania układu optymalnego (składającego się z minimalnej liczby bramek) jest problemem bardzo trudnym. Dlatego często rezygnuje się z optymalności na rzecz prostszych metod projektowania. W niniejszym artykule przedstawiono wyniki prac związanych z możliwością implementacji uniwersalnego układu, który wykorzystuje pewien heurystyczny algorytm i pozwala na realizację dowolnej funkcji trzech zmiennych. Prowadzone prace wykorzystują układy FPGA i ich opisy w języku VHDL.
EN
Optimal synthesis of reversible circuit synthesis is a hard task. This why simpler algorithms are developed for finding suboptimal solutions. We show a simple heuristic algorithm implemented in a programmable FPGA circuit. In this paper the new algorithm and its hardware implementation in VHDL are described. The presented algorithm is based on some feature of reversible functions, namely, on the ordering of columns in the truth table for a given reversible function. We define the so called s-distance as a minimal length of gates cascade which is capable to order a column of the truth table, i.e. to transform a right side column to become identical to the corresponding left side column. It is possible to store s-distances for all possible columns. For every function the SF-distance is defined as the sum of all column s-distances. The proposed simple algorithm selects the gates which lead to the minimal SF-distance for the rest function (a rest function is the function to be still implemented after the given gate has been selected). The process is repeated until the consecutive rest function will become the identity function. The algorithm can be implemented using the FPGA circuit as the block scheme from Fig. 3. The description of this module using VHDL is presented and discussed.
PL
Celem pracy jest realizacja prostego szyfratora i deszyfratora. Przedstawiona implementacja wykorzystuje tzw. układy odwracalne. Własności bramek odwracalnych pozwalają na łatwe ich modelowanie w układach FPGA. Niniejszy artykuł pokazuje, jak w układzie FPGA można zaimplementować prosty szyfrator i deszyfrator strumieniowy, zmieniające swoją strukturę w zależności od klucza szyfrującego. Pokazano również możliwości modyfikacji projektu zwiększające odporność na ataki.
EN
The simple implementation of a cipher using reversible circuits was the aim of this work. For prototyping of the cipher we built a model using FPGA circuits. In such a case it was possible to show how structure of a reversible cascade implementing the cipher changes depending on the cipher key. Each gate used in a cascade of reversible gates is determined by the key word. Choosing different key words we get different cascades and different substitution encryption. We try to add some units to control a key value during each step of encryption and in this manner we are able to achieve more complex encryption.
PL
W artykule przedstawiono System Modułów Laboratoryjnych SML3, który został opracowany w Instytucie Informatyki Politechniki Warszawskiej (II PW) jako narzędzie do prowadzenia zajęć dydaktycznych oraz wspomagania prac badawczych. System zapewnia łatwy sposób mechanicznego i elektrycznego łączenia modułów. Zbiór modułów zawiera układy SSI, MSI, LSI, a także układy VLSI.
EN
The laboratory system SML3 is a simple tool for modeling and rapid prototyping of complex digital circuits. It can be used in didactic process as well as in research and development works. System contain modules with integrated circuits located on printed boards. The modules can be easily connected mechanically as well as electrically. For electrical connections are used standard 16-pins IDC connectors with 8 pins dedicated for data transfer and 8 pins for power supply. Additionally modules are equipped with special pins for single connections. Designer can select modules from wide module set and selected modules can be located on special frame. Due to simplicity of usage the process of prototyping even complex digital circuits is easy and fast.
PL
W artykule opisano proces przygotowania modelu do druku na drukarce 3D. Opisano budowę drukarki oraz podstawowe zadania elektroniki sterującej stosowanej w domowych drukarkach 3D. Zwrócono uwagę na podstawowe algorytmy działające w warstwie sprzętowej wykorzystywane do sterowania ruchu głowicy jak też zapewnianiające odpowiednie parametry podawanego materiału drukującego. Opisano także aplikacje umożliwiające przygotowanie modelu 3D do wydrukowania i sposoby wygenerowania ciągu poleceń sterujących dla drukarki.
EN
This paper describes the process of preparing a 3D model to print on a 3D printer. The construction of the printer and the basic tasks of the control electronics used in home 3D printers is presented. Attention is drawn to the basic algorithms operating in the hardware layer used to control the head motion and also to ensure the appropriate parameters of the printing material feed. The paper also describes applications to prepare the 3D model and how to generate control commands within the printer.
16
Content available Synteza układów odwracalnych metodą różnicową
PL
W niniejszej pracy przedstawiony jest prosty algorytm projektowania układów odwracalnych. Proponowany algorytm polega na wyznaczeniu dla danej funkcji zbioru bramek (nazywanego zbiorem bramek pierwszych), które mogą znajdować się na początku układu kaskadowego realizującego zadaną funkcję. Po wyznaczeniu takiego zbioru można wybrać jeden z jego elementów, a następnie powtórzyć algorytm dla tzw. funkcji resz-towej. Postępuje się tak, aż do momentu, gdy funkcja resztowa stanie się funkcją identycznościową. Liczba iteracji algorytmu jest równa liczbie bramek projektowanej kaskady.
EN
Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Im-plementation of such functions is realized by special gates. These gates always form a cascade circuit. Minimization of such circuits is a very difficult problem. In this paper a novel concept of synthesis of reversible logic is presented. For simplicity, the method is described for three variables only but it is scalable for more variables. The proposed method is based on XOR function applied to input and output sides of the truth table of a function to be synthesized. The result of applying XOR function indicates bits in the truth table which have to be changed by reversible gates. Due to this property the number of analyzed gates is small. We present the comparison of three variants of the difference method. Each of them leads to different numbers of 3-variable functions for which exact optimal circuits have been found.
PL
Idea projektowania cyfrowych układów w logice odwracalnej jest wykorzystywana do budowy układów małej mocy. Modelowanie takich układów stało się możliwe dzięki zastosowaniu współczesnych narzędzi symulacyjnych stosowanych do programowania układów FPGA. W niniejszym artykule pokazano wykorzystanie logiki odwracalnej do szyfrowania i przykładową implementację takiego układu. Dla zwiększenia złożoności szyfratora rozbudowano go o programowaną matrycę krosującą zmieniająca kolejność sygnałów wejściowych oraz o układ przekształcania klucza szyfrującego.
EN
A circuit (gate) is called reversible if there is one-to-one correspondence between its inputs and outputs. Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Therefore, reversible logic synthesis has been recently intensively studied. The attention is focused mainly on the synthesis of circuits built from the NCT library of gates, i.e. NOT, CNOT and Toffoli gates. Many developers work with design of classical digital devices like registers, adders, processors etc. using reversible circuits. Recently they have also tried to build more complex devices like for example an encryption devices [4, 5, 6, 7], however, only for saving energy. The other point of view, presented in this paper, is to use some features of reversible function. One of them is a big number of functions. For n variables there exist 2n! different function. There are 24 reversible functions for 2 variables, 40320 functions for 3 variables and more than 20x1012 for 4 variables. Synthesis of circuits using 8 variable reversible function is too complicated. We use two cascades using 4 variable reversible function. We consider a 16-gates cascade. Depending on a given reversible function different cascade circuits will be obtained. These circuits correspond to a cryptographic key. Because we assume a 16-gates cascade and there exist 32 various gates we use 80-bit key for a 4-input cascade. Hence, for two cascades a cryptographic key will consist of 160 bits. Modern simulation tools based on FPGAs have enabled modeling of such circuits. In the paper we study application of reversible logic to developing encryption circuits. The results of FPGA-based simulation of a simple encryption circuit implemented built from reversible gates are also presented.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.