Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 26

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  technology mapping
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
EN
This paper presents an innovative method of technology mapping of the circuits in ALM appearing in FPGA devices by Intel. The essence of the idea is based on using triangle tables that are connected with different configurations of blocks. The innovation of the proposed method focuses on the possibility of choosing an appropriate configuration of an ALM block, which is connected with choosing an appropriate decomposition path. The effectiveness of the proposed technique of technology mapping is proved by experiments conducted on combinational and sequential circuits.
EN
The main goal of the paper is to present a logic synthesis strategy dedicated to an LUT-based FPGA. New elements of the proposed synthesis strategy include: an original method of function decomposition, non-disjoint decomposition, and technology mapping dedicated to configurability of logic blocks. The aim of all of the proposed synthesis approaches is the sharing of appropriately configured logic blocks. Innovation of the methods is based on the way of searching decomposition, which relies on multiple cutting of an MTBDD diagram describing a multi-output function. The essence of the proposed algorithms rests on the method of unicoding dedicated to sharing resources, searching non-disjoint decomposition on the basis of the partition of root tables, and choosing the levels of diagram cutting that will guarantee the best mapping to complex logic blocks. The methods mentioned above were implemented in the MultiDec tool. The efficiency of the analyzed methods was experimentally confirmed by comparing the synthesis results with both academic and commercial tools.
3
Content available SMTBDD : New Form of BDD for Logic Synthesis
EN
The main purpose of the paper is to suggest a new form of BDD - SMTBDD diagram, methods of obtaining, and its basic features. The idea of using SMTBDD diagram in the process of logic synthesis dedicated to FPGA structures is presented. The creation of SMTBDD diagrams is the result of cutting BDD diagram which is the effect of multiple decomposition. The essence of a proposed decomposition method rests on the way of determining the number of necessary ‘g’ bounded functions on the basis of the content of a root table connected with an appropriate SMTBDD diagram. The article presents the methods of searching non-disjoint decomposition using SMTBDD diagrams. Besides, it analyzes the techniques of choosing cutting levels as far as effective technology mapping is concerned. The paper also discusses the results of the experiments which confirm the efficiency of the analyzed decomposition methods.
PL
Elementem składowym układów CPLD są bloki logiczne typu PAL. W blokach tych występuje element XOR, który umożliwia efektywne wykorzystanie zasobów struktury programowalnej. W artykule przedstawiono oryginalną metodę dekompozycji zespołu funkcji opisanego za pomocą MTBDD ukierunkowaną na wykorzystanie elementu XOR. Istota dekompozycji polega na modyfikacji pierwotnej postaci diagramu MTBDD polegającej na wprowadzeniu atrybutów negacji w obszarze krawędzi znajdujących się na poziomie linii cięcia diagramu. Pozwala to na ograniczenie liczby węzłów odciętych, co prowadzi do zmniejszenia liczby wyjść bloku związanego.
EN
Most CPLD’s PAL type macrocells include XOR element which is able to use programming resources more efficiently. This paper shows the original decomposition of multi-output functions described by MTBDD oriented to XOR element. The idea of decomposition is based on the modification of the initial MTBDD and the supplementation of negation attribute within the area of edges leveled in the cutting area line. It enables to reduce the number of cut nodes and bound set outputs. The negation of suitable edges related to the negation attribute is realized in the proposed solution with the use of XOR element.
PL
W niniejszym artykule o charakterze przeglądowym, wskazano na potrzebę analizy technologii we współczesnych realiach. Zidentyfikowano oraz krótko charakteryzowano koncepcje i metody analizy technologii, a następnie wyróżniono wśród nich jedną z metod diagnostycznych – metodę mapowania technologii. Istotną część opracowania stanowi ogólna charakterystyka metody oraz analiza wybranych doświadczeń zagranicznych w zakresie jej realizacji.
EN
The paper’s author indicates the need for an in-depth analysis of technology in today's reality. The work identifies and briefly characterises the concepts and methods of technology analysis. The method of technology mapping is distinguished among the diagnostic methods. An important part of the study is a general description of the method and the analysis of selected foreign experiences of its implementation.
PL
W artykule przedstawiono nową postać binarnych diagramów decyzyjnych zwaną SMTBDD (Shared Multi Terminal Binary Decision Diagrams). Proponowana postać diagramu jest wykorzystywana w procesie dekompozycji funkcji logicznych. Pozwala ona na wygodne wyszukiwanie dekompozycji wielokrotnej, niewymagające wielokrotnej zamiany kolejności zmiennych w diagramach powstających w wyniku cięć diagramu pierwotnego.
EN
Functional decomposition dedicated to FPGA is the main topic of the article. This paper focuses on the multiple decomposition because it is the most effective method as far as its dynamic property is concerned. The article relates to the problem of carrying out the multiple decomposition using the multi cutting method of BDD diagram. In order to make this problem analysis easier, it is offered to use a new type of a diagram called SMTBBD. In this paper, the properties of SMTBDD diagram are also thoroughly described. Diagrams such as MTBBDD and SBDD were presented as specific forms of SMTBDD diagram. The article represents original calculating techniques of the number of necessary bounded functions. In this case, the notion of a composition layer, which is calculated on the basis of a route table, was introduced. The paper also presents the problem of technology mapping by an appropriate choice of BDD diagram's cutting. At the end of the article, the example of a new technique carrying out the multiple decomposition, is presented.
PL
Przedstawiono narzędzie wspomagające dekompozycję układów logicznych z użyciem oprogramowania uniwersyteckiego Demain i Spark. Narzędzie znacznie skraca czas potrzebny do przeprowadzenia pojedynczego badania przez wygenerowanie gotowego kodu źródłowego w języku opisu sprzętu. Wynikowy kod źródłowy umożliwia bezpośrednią syntezę układu cyfrowego za pomocą systemów komercyjnych.
EN
The paper examines the usefulness of the university tools by the decomposition of example logic functions and analyzes various strategies of the decomposition of truth tables using the notion of r-admissibility. Subsequently, statistically optimal management strategy for the Spark software have been established. Final results have been compared with the Altera Quartus II system.
PL
Blok logiczny typu PAL z elementami XOR jest jądrem dostępnych na rynku układów CPLD. Celem artykułu jest przedstawienie nowej koncepcji dekompozycji ukierunkowanej na wykorzystanie elementu XOR. Proponowana metoda wykorzystuje binarne diagramy decyzyjne z atrybutem negacji przypisanym do krawędzi. Proponowana metoda jest alternatywą do klasycznej metody syntezy wykorzystującej dwupoziomową minimalizację wykonaną dla każdej funkcji oddzielnie oraz metod dekompozycyjnych przedstawionych w poprzednich pracach.
EN
A PAL-based logic block with XOR gate is the core of commercially available CPLDs. The aim of the paper is to present a novel concept of XOR-oriented decomposition. The proposed approach uses binary decision diagram with negative edges. This method is alternative to the classical method based on two-level minimization of separate single-output functions and decomposition-based approaches which were published previously.
PL
W artykule przedstawiona jest koncepcja syntezy ukierunkowanej na zrównoważoną optymalizację powierzchni i prędkości działania układu. Pierwszym etapem syntezy jest dekompozycja wierszowa wykorzystująca BDD, ukierunkowana na struktury PAL. Celem dekompozycji jest minimalizacja liczby bloków logicznych struktury programowalnej. Drugi etap syntezy jest ukierunkowany na optymalizację szybkości działania układu. Istotą dwupoziomowej optymalizacji jest odpowiednie wykorzystanie trójstanowych buforów wyjściowych. Uzyskane rezultaty eksperymentów dowodzą szczególnej efektywności proponowanych rozwiązań dla struktur CPLD zbudowanych z bloków typu PAL o niewielkiej liczbie iloczynów.
EN
This paper presents a concept of the original method of two-stage BDD-based decomposition combined with two-level PAL-oriented optimization. The aim of the proposed approach is oriented on the balanced (speed/area) optimization. The first step of the method is original PAL-oriented decomposition. The presented non-standard decomposition provides minimization of the implemented circuit area and reduction of necessary logic blocks in the programmable structure. This decomposition consists in sequential search for an input partition providing feasibility of implementation of the free block in one PAL-based logic block, containing a predefined number of product terms. In the presented algorithms the Reduced Ordered Binary Diagrams were used as an efficient representation of logic functions. The partitioning of the variables in a partition matrix is equivalent to the cut in the ROBDD diagram representing the logic function. To efficiently approximate the number of product terms in a sum of product form, the concept of path counting was developed. The second step of the proposed logic synthesis is oriented to the speed optimization. The original two-level optimization is based on utilizing tri-state buffers. The results of experiments prove that the presented approach is especially effective for CPLD structures which consist of PAL-based logic blocks containing a low number of product terms
PL
W artykule zaprezentowano efektywną metodę odwzorowania technologicznego zespołu funkcji w strukturach CPLD. Proces odwzorowania jest oparty na oryginalnym opisie wykorzystującym graf wyjść. Zaproponowano metodę modyfikacji opisu zespołu funkcji sprowadzającą się do odpowiedniego przekształcania grafu wyjść. W artykule zawarto również wyniki eksperymentów potwierdzające skuteczność opracowanej metody.
EN
In this article, the effective technology mapping method of the multi-output Boolean functions for CPLD structures is presented. The technology mapping process is based on original description using graph of outputs. Besides, the method of modification of the multi-output Boolean function was proposed. This method aims at the proper transformation of a graph of outputs. In the article, the results of the experiments, which prove efficiency of the analyzed method, were also shown.
PL
Blok logiczny typu PAL z bramką XOR stanowi rdzeń produkowanych obecnie układów CPLD. Celem artykułu jest przedstawienie nowej koncepcji dekompozycji zorientowanej na wykorzystanie elementu XOR. Zaprezentowana metoda stanowi alternatywę dla klasycznej metody syntezy wykorzystującej dwupoziomową minimalizację poszczególnych funkcji. Wyniki eksperymentów dowodzą, że zaproponowane algorytmy prowadzą do znacznej redukcji powierzchni układu, w porównaniu z metodą klasyczną i komercyjnie dostępnym oprogramowaniem.
EN
A PAL-based logic block with XOR gate is the core of commercially available CPLDs. The aim of the paper is to present a novel concept of XOR-oriented decomposition. The proposed approach is an alternative to the classical method based on two-level minimization of separate single-output functions. Results of experiments prove that the proposed algorithm leads to significant reduction of chip area in relation to the classical method and vendor tool.
12
Content available remote Logic synthesis strategy for FPGAs with embedded memory blocks
PL
Wraz z rozwojem struktur programowalnych, które mają coraz bardziej heterogeniczną budowę, proces odwzorowania projektowanego systemu w tych strukturach staje się coraz bardziej złożony. Nowoczesne układy FPGA są wyposażone w zagrzebane bloki pamięciowe, które mogą być wykorzystane do zwiększenia efektywności projektowanego systemu. W artykule zaprezentowano metodę syntezy logicznej opartej na dekompozycji zrównoważonej, która wykorzystuje koncepcję r-przydatności w celu efektywnego wykorzystania możliwości oferowanych przez wbudowane bloki pamięciowe. Rezultaty zaprezentowane w artykule potwierdzają skuteczność zaproponowanej metody.
EN
With the evolution of programmable structures, that become more heterogeneous, the process of mapping a design into these structures becomes more and more complex. Modern FPGA chips are equipped with embedded memory blocks that can be used to increase the implementation quality of the design. The paper presents a logic synthesis method based on balanced decomposition that uses the concept of radmissibility to efficiently utilize possibilities provided by memory blocks embedded in modern FPGA architectures. Results presented in this paper prove the effectiveness of proposed approach.
13
Content available remote Decomposition-based logic synthesis for PAL-based CPLDs
EN
The paper presents one concept of decomposition methods dedicated to PAL-based CPLDs. The proposed approach is an alternative to the classical one, which is based on two-level minimization of separate single-output functions. The key idea of the algorithm is to search for free blocks that could be implemented in PAL-based logic blocks containing a limited number of product terms. In order to better exploit the number of product terms, two-stage decomposition and BDD-based decomposition are to be used. In BDD-based decomposition methods, functions are represented by Reduced Ordered Binary Decision Diagrams (ROBDD)). The results of experiments prove that the proposed solution is more effective, in terms of the usage of programmable device resources, compared with the classical ones.
PL
W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Istotą zaproponowanego rozwiązania opartego na tzw. dekompozycji kolumnowej, jest wykorzystanie elementu XOR występującego w blokach logicznych typu PAL większości oferowanych struktur CPLD. Główną ideą proponowanego modelu dekompozycji jest zagadnienie poszukiwania dopełnień wzorców kolumn matrycy podziałów opisującej funkcję logiczną. W procesie poszukiwania dopełnień wzorców wykorzystano oryginalną metodę kolorowania wierzchołków grafu niezgodności i dopełnień kolumn matrycy podziałów.
EN
This paper presents conception of logic synthesis for CPLDs. Proposed solution bases on column decomposition. The main idea of presented logic synthesis based on utilization XOR gates in CPLDs. In proposed conception of logic synthesis we seek of the complement column patterns in partition matrix. This is main idea for utilization XOR gates in PAL-based logic blocks.
15
Content available remote Logic synthesis dedicated for CPLD circuits
EN
The paper presents synthesis strategies for PAL-based devices. All component methods used in presented strategies are originally developed. In this paper the essentials of all methods have been presented. Exact algorithms descriptions can be found in referenced materials. The optimization of synthesis methods were aimed toward required areas minimization or propagation delay minimization (reducing number of levels). A low computation complexity of synthesis methods that use tri-state output buffers or output graphs make them useful as additional steps of complex synthesis strategies. Application of those methods can radically reduce areas or propagation delay. Without doubt the best results in terms of required surface can be obtained by methods that use decomposition components. Decomposition methods that extend classical model of functional decomposition (Curtis' decomposition - row based and column based decompositions) are computing demanding procedures. The binary decision diagram was taken into consideration in order to increase computation performance/efficiency. The experience that has been gained in implementation of column and row based decomposition allows to implement efficient partitioning procedures for the BDD. Decomposition results for the BDD methods are slightly worse as referenced to previous approaches. The synthesis process is computation efficient and allows to decompose complex logic circuits in reasonable amount of time. The exploration of BDD decomposition methods shows their undiscovered potential that still can be developed especially for decomposition of function consisting of few hundred of input and output variables. Several years' of experience in design of decomposition procedures for CPLD allows developing complex synthesis strategies that have been presented as summary of the paper. They are dedicated for different CPLD families addressing different features (e.g. three-state output buffers) and requirements (e.g. propagation time constraint).
16
Content available remote A novel non-disjunctive method for decomposition of CPLDs
EN
The paper discusses the concept of a novel decomposition method dedicated for PAL-based CPLDs. The proposed approach is an alternative to the classical one, which is based on two-level minimization of separate single-output functions. The key idea of the algorithm is to search for free blocks that could be implemented in PAL-based logic blocks containing a limited number of product terms. In order to exploit better the number of product terms, a non-disjunctive decomposition is to be used. In contrast to classical methods, the functions are represented by Reduced Ordered Binary Decision Diagrams (ROBDD). The results of the experiments prove that the proposed solution is more effective in terms of the usage of programmable device resources, compared to the classical ones.
PL
W artykule przedstawiono koncepcję syntezy logicznej przeznaczonej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
EN
This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method enabling implementation of the multi-output Boolean function by the means of the PAL-based logic blocks containing a definite number of terms and XOR gates.
PL
W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Rdzeniem układów CPLD jest blok logiczny typu PAL zawierający element XOR. Celem pracy jest zaprezentowanie metody syntezy, która umożliwia realizację zespołu funkcji za pomocą bloków logicznych typu PAL, zawierających określoną liczbę iloczynów i bramkę logiczną XOR.
EN
This paper presents logic synthesis for CPLD's. The core of CPLD's is a PAL-based structure with XOR gates. The aim of the work is to present the synthesis method, which enables implementation of the multi-output Boolean function by the means of the PAL-based logic blocks, containing a definite number of terms and XOR gates.
PL
Przedstawiono problem kodowania stanów automatów sekwencyjnych w odniesieniu do realizacji tych układów w strukturach programowalnych. Głównym celem jest przedstawienie nowej metody prowadzącej do uzyskiwania struktur samokorekcyjnych. Proponowana metoda jest przedstawiona za pomocą prostej modyfikacji kodowania metodą 1-hot. Wyniki eksperymentów dowodzą, że zaproponowana metoda kodowania prowadzi do istotnej redukcji powierzchni struktury w porównaniu do rozwiązań uzyskiwanych klasyczną metodą kodowania 1-hot.
EN
The paper presents the problem of state assignment for finite state machines (FSM) dedicated to programmable logic devices. The purpose of the paper is to present a new approach to state assignment which provides a self-correcting circuits. The method, based on simple modification of 1-hot method is presented. Results of experiments prove that the proposed state assignment leads to significant reduction of chip area in comparison with the classical 1-hot method.
PL
W artykule przedstawiono dekompozycyjne metody syntezy opracowane dla struktur CPLD typu PAL. Prezentowane metody stanowią rozwinięcie klasycznej teorii dekompozycji Ashenhursta-Curtisa. Przedstawiono również zastosowanie binarnych diagramów decyzyjnych w procesie dekompozycji opracowanych dla układów CPLD typu PAL.
EN
This paper presents decomposition based logic synthesis methods for PAL-based CPLDs. Presented methods are based on classical Ashenhurst-Curtis decomposition theory. There is also presented application of Binary Decision Diagram in logic decomposition for PAL-based CPLDs.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.