Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 20

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  układ cyfrowy
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
PL
W artykule przedstawiono zagadnienia omawiane w ramach zajęć z Techniki Cyfrowej na kierunku Elektrotechnika w Uniwersytecie Morskim w Gdyni. Nauczanie techniki cyfrowej polega na przedstawieniu podstawowych pojęć, poznaniu sposobów opisu i zasad projektowania układów. Podczas wykładu i ćwiczeń studenci poznają podstawy teoretyczne, analizują pracę różnych układów cyfrowych, projektują własne układy, przygotowują algorytmy cyfrowego sterowania. Natomiast w laboratorium w Katedrze Automatyki Okrętowej istnieje możliwość praktycznego zaprojektowania cyfrowych układów kombinacyjnych oraz sekwencyjnych o różnej skali trudności i zaawansowania.
EN
The article presents issues discussed in the course of classes in Digital Technology at the faculty of Electrical Engineering at the Gdynia Maritime University. Teaching digital technology involves presenting basic concepts, understanding the ways of describing and designing circuits. Students also learn about arithmetic and commutative systems, counters, registers and time dependencies circuits. During the lecture students learn theoretical basics, while in the classroom they design specific digital circuits. In the laboratory at the Department of Ship's Automation it is possible to get to know practical digital combinatorial and sequential circuits of varying difficulty and advancement levels.
PL
Przedstawiono przyczyny generowania zaburzeń elektromagnetycznych przez układy cyfrowe w technologii CMOS.
EN
The paper presents reasons for generating electromagnetic disturbances by CMOS digital circuits.
3
Content available remote Analiza porównawcza narzędzi syntezy Altera Quartus II i Synthagate
PL
W artykule przedstawiono analizę porównawczą skuteczności działania przemysłowego narzędzia syntezy układów cyfrowych FPGA (na przykładzie systemu Altera Quartus II), a narzędzia syntezy o pochodzeniu akademickim (Synthagate). Eksperymenty przeprowadzono z wykorzystaniem szeregu przykładów opisujących automaty skończone. Przedyskutowano wpływ sposobu opisu automatów na wyniki syntezy. Stwierdzono, że system Synthagate daje na ogół lepsze wyniki pod względem wykorzystania zasobów układów programowalnych oraz działa znacznie szybciej, niż narzędzie przemysłowe.
EN
The paper presents comparison between efficiency of an industrial FPGA design software tool Altera Quartus II and similar design software tool Synthagate by Syntezza company of an academic origin. The experiments were performed using a series of examples describing the Moore finite state machines; one-hot state encoding was used in all cases. Area (number of used logical blocks) was the main parameter used for the comparison. Influence of the way of FSM description (in VHDL language) on the quality of synthesis was studied. The obtained results show that Synthagate in almost all cases performs synthesis more efficiently and essentially quicker than Altera Quartus. Section 1 presents motivation of the research; Section 2 describes problems which had to be solved to provide correctness of experimental comparison. In Section 3, the experimental results are presented. Section 4 describes still existing problems related to the comparison, which have to be solved. Section 5 presents the conclusions.
4
Content available remote Hierarchical residue number systems with small moduli and simple converters
EN
In this paper, a new class of Hierarchical Residue Number Systems (HRNSs) is proposed, where the numbers are represented as a set of residues modulo factors of 2k š 1 and modulo 2k. The converters between the proposed HRNS and the positional binary number system can be built as 2-level structures using efficient circuits designed for the RNS (2k - 1, 2k, 2k +1). This approach allows using many small moduli in arithmetic channels without large conversion overhead. The advantages resulting from the use of the proposed HRNS depend on the possibility of factorisation of moduli [...].
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.
EN
The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
6
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.
EN
A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
PL
Artykuł przedstawia koncepcję szybkiego pomiaru stosunkowo niskich częstotliwości. Zaproponowano architekturę specjalizowanego układu cyfrowego. Opisano implementację w języku VHOL, konstrukcję prototypu opartą o układ FPGA i fizyczne testy miernika. W przykładowej wersji, wykonanej dla potrzeb pomiarów częstotliwości rezonansowych w mikroskopii sił atomowych AFM, urządzenie pozwala mierzyć częstotliwości z zakresu od 10 ... 140 kHz, z rozdzielczością pojedynczych Hz, w czasie poniżej 300 μs. W projekcie zastosowano własną konstrukcję sekwencyjnego mechanizmu realizującego arytmetyczną operację dzielenia. Oprócz wyświetlacza LCO, urządzenie wyposażono w przetwornik cyfrowo-analogowy rozszerzający jego funkcjonalność o konwersję częstotliwość-napięcie.
EN
The paper presents a concept of fast measurement of relatively low frequency. Architecture of dedicated digital circuit is proposed. The design was implemented in VHOL. The prototype with functionality embedded in FPGA was constructed and physically tested. Presented version of device, dedicated for the resonant frequency measure­ments in Atomic Force Microscopy works for the range of 10 ... 140 kHz, with resolution of 1 Hz and accuracy of 0.01%. Single measurement takes less than 300 μs. In-house developed sequential arithmetic module for division was applied. Besides the LCO output, the device is equipped with O/A converter which extends its functionality to frequency-to-voltage conversion.
EN
Singular Value Decomposition (SVD) is classified among the most effective numeric methods of matrices inversion. The paper presents a study of hardware implementation of SVD and CORDIC algorithms. Various digital architectures were proposed and compared, including low-cost sequential and high-performance pipelined solutions. Fixed point and floating point arithmetic was considered. The concepts were implemented in VHDL, verified and synthesized with Xilinx tools. Selected approach was physically implemented and tested.
PL
Algorytm SVD (Singular Value Decomposition) jest zaliczany do najbardziej efektywnych metod pozwalających odwracać macierze. Artykuł opisuje próbę sprzętowej realizacji algorytmów CORDIC i SVD. Rozważono szereg architektur - warianty bardzo oszczędne sekwencyjne, a także rozwiązania pozwalające uzyskać wysoką wydajność obliczeniową, z przetwarzaniem potokowym. Porównano także rezultaty uzyskane przy zastosowaniu arytmetyki stało- i zmiennoprzecinkowej. Koncepcje zostały zaimplementowane w języku opisu sprzętu (VHDL) poddane weryfikacji i syntezie za pomocą narzędzi Xilinx. Niektóre warianty zostały przetestowane fizycznie.
PL
Artykuł przedstawia koncepcję szybkiego pomiaru stosunkowo niskich częstotliwości. Zaproponowano architekturę specjalizowanego układu cyfrowego. Opisano implementację w języku VHDL, konstrukcję z układem FPGA i fizyczne testy miernika. W przykładowej wersji, wykonanej dla potrzeb pomiarów częstotliwości rezonansowych w mikroskopii sił atomowych AFM, urządzenie pozwala mierzyć częstotliwości z zakresu 10...140 kHz, z rozdzielczością pojedynczych Hz. w czasie poniżej 300 μs. W projekcie zastosowano własną konstrukcję sekwencyjnego mechanizmu realizującego arytmetyczną operację dzielenia. Oprócz wyświetlacza LCD, urządzenie wyposażono w przetwornik cyfrowo-analogowy, rozszerzający jego funkcjonalność o konwersję częstotliwość-napięcie.
EN
The paper presents a concept of fast measurement of relatively low frequency. Architecture of dedicated digital circuit is proposed. The design was implemented in VHDL. The prototype with functionality embedded in FPGA was constructed and physically tested. Presented version of device, dedicated for the resonant frequency measurements in Atomic Force Microscopy works for the range of 10 kHz -140 kHz, with resolution of 1 Hz and accuracy of 0.01%, Single measurement takes less than 300 μs. In-house developed sequential arithmetic module for division was applied. Besides the LCD output, the device is equipped with D/A converter which extends its functionality to frequency-to-voltage conversion.
PL
Studium sprzętowej realizacji filtrów konwolucyjnych FIR w układach cyfrowych. Artykuł omawia szeroki wachlarz właściwości funkcjonalnych, jakie można uzyskać poprzez wybór odpowiedniej architektury układu cyfrowego, a tym samym dylematy związane z szybkością przetwarzania danych, częstotliwością taktowania, zużyciem zasobów, a także przewidywanym poborem mocy. Zademonstrowano możliwości implementacji znanych mechanizmów przetwarzania równoległego i potokowego we własnych konstrukcjach. Przeprowadzone rozważania zilustrowano serią projektów, obejmujących kodowanie w języku opisu sprzętu (VHDL), weryfikację funkcjonalną i syntezę do układów programowalnych FPGA.
EN
The paper is focused on hardware implementation of convolution filters (FIR) in programmable digital circuits. It shows the wide horizon of functional properties available depending on digital architecture applied. The classic trade-offs, concerning the data processing speed, clock frequency, size and power consumption are discussed. Well known mechanisms of concurrent and pipelined processing are presented as extremely efficient solutions, naturally available in the individual constructions of logic circuits for OSP. Theoretical considerations are illustrated by series of projects, involving VHOL coding, functional verification and synthesis for FPGA.
PL
W artykule przedstawiono projekt sterownika inteligentnego domu, w którym zastosowano kilka popularnych na rynku interfejsów. Wobec tendencji wśród projektantów do stosowania możliwie dużej liczby układów z jednym interfejsem, pokazano alternatywne podejście do problemu projektowania układów cyfrowych. Wykazano, że użycie wielu interfejsów, zamiast jednego, może znacznie uprościć konstrukcję urządzenia i prowadzić do obniżenia kosztów jego budowy.
EN
This paper presents intelligent house project uses several various market using interfaces. Against tendency of use only one interface in design, this paper shows alternative approach to the digital circuits design problem. It was proven below that using several interfaces, instead of one, can simplify project and cut build costs, in some particular cases.
12
Content available remote Analysis of signal competition in asynchronous ultra high-speed digital circuits
EN
In this paper, we propose an approach for detection of signal competition within asynchronous ultra high-speed digital circuits using a pulse data coding. The circuits considered are modeled by the corresponding directed graph with each asynchronous gate presented by a vertex and each signal line ? by an edge. The approach is based on finding all different path pairs between every pair of vertices. The condition about signal competition is related to the delay times associated with the different path pairs between every pair of vertices of the corresponding graph.
PL
W prezentowanym artykule proponujemy podejście do wykrywania rywalizacji sygnałów wewnątrz asynchronicznego ultraszybkiego układu cyfrowego przy użyciu impulsowego kodowania danych. Rozważane układy zostały zamodelowane przez odpowiadające im grafy skierowane z każdą asynchroniczną bramką reprezentowaną przez węzeł oraz linią sygnału reprezentowaną przez krawędź. Podejście to jest oparte na znajdowaniu wszystkich różnych par ścieżek pomiędzy każdą parą węzłów.
13
Content available remote A Boolean Encoding of Arithmetic Operations
EN
In this paper we present algorithms for a~Boolean encoding of four basic arithmetic operations on integer numbers: addition, subtraction, multiplication and division. Integer numbers are encoded in two's complement system as vectors of Boolean formulas and arithmetic operations are faithfully encoded as operations on vectors of Boolean formulas. In addition, we also provide an algorithm for a Boolean encoding of the operations of calculating integer square root and an algorithm for a Boolean encoding of the operation of exponentiation with nonnegative integer exponent.
PL
W pracy przedstawiamy algorytmy realizujące Boolowskie kodowanie czterech podstawowych operacji arytmetycznych: dodawania, odejmowania, mnożenia i dzielenia. Liczby całkowite są kodowane w systemie uzupełnieniowym do 2 jako wektory formuł Boolowskich a operacje arytmetyczne są zakodowane jako operacje na wektorach formuł Boolowskich. Dodatkowo przedstawiamy algorytmy realizujące Boolowskie kodowanie dla operacji obliczania całkowitego pierwiastka kwadratowego oraz dla operacji potęgowania.
PL
Opisano metodologię projektowania układów cyfrowych realizujących algorytmy obliczeniowe. Omówiono podstawowe konfiguracje układów synchronicznych oraz naszkicowano praktyczne przykłady sprzętowych realizacji sieci neuronowych i algorytmów DSP. Przedstawiono analizy szybkości i złożoności poszczególnych wersji układów, jako ilustrację dylematu szybkość-rozmiar.
EN
The paper describes contemporary methodology of digital circuits design. The canonic configurations of synchronous designs are described. Several architectures of circuits implementing computational algorithms are presented, with focus on neural networks and DSP. Complexity and speed of proposed solutions are presented, referring to the commonly recognized speed-size tradeoff.
15
Content available remote Problemy wykrywania błędów w funkcjonalnych modelach układów cyfrowych
PL
W funkcjonalnym modelu każdego układu cyfrowego można wydzielić część odpowiedzialną za przepływ danych i część nim sterującą. Uszkodzenia jakie mogą wystąpić w każdej z tych części są obserwowalne jedynie na wyjściach części przetwarzającej dane. Aby zweryfikować projekt układu cyfrowego należy więc sprawdzić, czy w tej części modelu wszystkie funkcje są realizowane poprawnie. Mówi się raczej o weryfikacji projektu a nie jego testowaniu.
EN
A functional model of a digital circuit can be decomposed into data and control part. Faults that may occur in each of these parts can be observed only at the output of the data part. In order to verify a project of a digital circuit, the correctness of all the functions performed by the data part must be checked. The term 'verification' rather than 'testing' should be used.
PL
W artykule została zaprezentowana metoda uwzględnienia efektów SEU w symulacji układów cyfrowych modelowanych za pomocą języka VHDL. Przedstawiono bibliotekę funkcji i procedur SEUSIM realizujących obliczenia prawdopodobieństwa wystąpienia efektu SEU oraz zasady opisu modelu uwzględniającego występowanie SEU.
PL
Przedstawiono koncepcję optycznej metody do badania małych amplitud drgań mechanicznych, o zmiennych częstotliwościach. W układzie wykorzystano metodę interferometrii laserowej ze zmodyfikowanym interferometrem Michelsona oraz detektorem kierunku. Stanowisko pomiarowe może być wykorzystane do badań różnego rodzaju drgań np. oscylacji ścian budynków mieszkalnych, konstrukcji metalowych (mostów) itp.
EN
The aim of this paper is presentation an idea of construction of set-up to detection and registration of mechanical nonperiodical vibrations with small amplitudes. The construction is based upon the laser interferometry method (modified Michelson's type interferometer). The proposed setup can be used to detect different types vibrations e.g. walls of buildings, metal constructions (bridges) etc.
18
Content available remote Strategia wyznaczania testów funkcjonalnych z modelu VHDL
PL
Model funkcjonalny opisuje zachowanie układu logicznego w sposób niezależny od technologii i implementacji. Jest on punktem wyjścia nie tylko w procesie syntezy układu lecz także w procesie wyznaczania pobudzeń testujących działanie układu. W pracy przedstawiono i przeanalizowano sposób generowania testów funkcjonalnych w oparciu o struktury wyznaczone z modelu VHDL układu cyfrowego.
EN
Behavioral models describe a logical circuit in a way that does not depend on technology and implementation. This is an important advantage in the first stage of design. Such a model may also be used in the process of test pattern generation. Different methods of functional test generation are presented and analized in this paper. The selection of test sets is based on graphical structures such as, Data Flow Graph, Control Flow Graph and State Transition Graph which are extracted from VHDL model.
PL
W artykule przedstawiono wyniki badania skuteczności testowania układów MVL, przy wykorzystaniu w procesie weryfikacji odpowiedzi zaproponowanych technik kompresji stratnej. Zaprezentowano opracowane wzory pozwalające na oszacowanie wartości prawdopodobieństwa maskowania uszkodzeń dla proponowanych technik, wyznaczając zależność maskowania od podstawy rozważanej logiki oraz - dla techniki liniowej - liczby stopni układu kompresji - dla technik nieliniowych - cech zliczeniowych ciągu badanego. Opracowano i zaimplementowano algorytmy potrzebne do realizacji proponowanego eksperymentu naukowego, badającego w warunkach symulacji komputerowej skuteczność użycia proponowanych technik kompresji w procesie weryfikacji wyników testu, w odniesieniu do przykładowych układów realizujących funkcje wielowartościowe.
EN
The article shows results of research on efficiency of the MVL systems testing with the application of suggested of compression techniques in the process of response verification. The conceived formulas enabling to estimate the value of faults masking probability for the suggested techniques have been presented. The dependence between masking and the basis of logic as well as, for the linear technique, the length of a compressor, whereas, for the non-linear techniques, a selected syndrome. The algorithms required for the realization of the scientific experiment have been conceived and implemented. By means of computer simulation, the efficiency of implementation of the suggested compression techniques has been assessed in the process of test results verification in reference to sample systems realizing multi-valued functions.
20
PL
W nauczaniu, zwłaszcza nauczaniu na odległość z wykorzystaniem sieci komputerowych, ważnym elementem są programy edukacyjne umożliwiające nie tylko prezentacje tematyki nauczania, ale również ćwiczenia i sprawdzanie wiedzy. W pracy przedstawiono rozwiązania zastosowane w jednym z programów dydaktycznych uwzględniających nauczanie zagadnień wyścigu w układach cyfrowych. Omówiono rozwiązania umożliwiające tworzenie nowych zadań w zakresie tematyki nauczania.
EN
The educational programs are very important for teach process. They allow either presentation of the material parts or check student's knowledge. It is important especially for standalone teaching based on computer networks. This article presents the program showing race problems appearing in the asynchronous sequential logic circuits. The presented program allows make new exercises and control solution correctness also.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.