Ograniczanie wyników
Czasopisma help
Autorzy help
Lata help
Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 21

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  SoC
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
PL
W artykule przedstawiono zastosowanie technologii Internetu Rzeczy do monitorowania farm fotowoltaicznych, szczególnie pojedynczych paneli fotowoltaicznych. Omówiono konstrukcję modułów realizujących funkcje monitorujące. Porównano protokoły komunikacyjne stosowane w rozwiązaniach Internetu Rzeczy.
EN
In the paper the applications of Internet of Things technology to the monitoring of photovoltaic farms, in particular the individual photo-voltaic panels, has been presented. The construction of the modules performing the monitoring functions have been described. Various communication protocols specifically designed for Internet of Things have been compared.
PL
Przedstawiono koncepcję i realizację sprzętowo-programowego akceleratora algorytmu Argon2d. Algorytm ten został wykorzystany w części kryptowalut z tego względu, że jego zastosowanie utrudnia realizację bardziej efektywnych obliczeń na GPU w porównaniu z procesorami x86. Autorzy przedstawili i omówili wyniki testów porównania realizacji czysto programowej z wynikami uzyskanymi z użyciem akceleratora.
EN
The paper presents the concept and implementation of the hardware-software accelerator of the Argon2d algorithm. This algorithm was used in some cryptocurrencies because its use hinders the implementation of more efficient calculations on the GPU compared to x86 processors. The authors presented and discussed the results of tests comparing software implementation with the results obtained using the accelerator.
EN
This paper presents a design method of high-speed digital comparators on FPGA/SoC by means of hierarchical structures. A synthesis technique of hierarchical structures for comparators is offered. In this technique, the comparator best hierarchical structure is empirically found for a certain FPGA family. The proposed method allows reducing a delay for 256-bits comparators by 1.245 to 2.516 times as compared with a traditional approach, and for 512-bits comparators by 3.399 times. The method also allows reducing an area by 40.2% on occasion.
4
Content available remote Modelowanie struktury potokowej przetworników analogowocyfrowych
PL
W artykule omówiono szybki i wiarygodny sposób weryfikacji projektowanej struktury potokowego przetwornika analogowocyfrowego, z wykorzystaniem reprogramowalnych układów analogowych FPAA AN221E04 do konfiguracji i kolejnych rekonfiguracji opracowywanego układu mieszanego. Dzięki zastosowaniu układów reprogramowalnych wstępny projekt może być wielokrotnie modyfikowany, implementowany w rzeczywistym układzie analogowym i ponownie badany. Pomiary przetwornika pozwalają na ocenę uzyskanych parametrów i iteracyjne poprawienie projektu w celu uzyskania pożądanych właściwości przetwornika.
EN
A modeling and prototyping method for designing pipelined analog-to-digital converter has been presented in the paper. The method is based on implementation of field programmable analog arrays to configure and reconfigure mixed signal systems. A improved pipelined ADC with 1,5 stages has been used as an example. The circuit characteristics have been measured and then structure of the converter has been reconfigured to satisfy input specifications.
EN
In this paper, we present a novel, optimized microarchitecture of a pseudo-random number generator (PRNG) based on the chaotic model with frequency dependent negative resistances (FDNR). The project was focused on optimization of the PRNG architecture to achieve the highest possible output throughput of the generated pseudo-random sequences. As a result we got a model of the pipelined PRNG that was implemented in Cyclone V SoC from Altera and verified experimentally. All versions of the PRNG were tested by standard statistical tests NIST SP800-22. In addition, we also provide a brief comparison with the PRNG implementation in SoC from Xilinx.
PL
W artykule przedstawiono koncepcję oraz realizację sprzętową mikrosystemu do rozpoznawania twarzy z użyciem metody PCA (Principal Component Analysis) [1-3]. Jako platforma sprzętowa użyty został układ programowalny SoC z rodziny Zynq firmy Xilinx [4]. Realizacja PCA polega na zbudowaniu bazy danych w oparciu o obrazy źródłowe a następnie dopasowaniu poszukiwanej twarzy w bazie danych. W artykule przedstawiono implementację programową w środowisku MATLAB/PC oraz implementację w układzie SoC. Obydwie implementacje przetestowano i przebadano pod względem złożoności oraz szybkości działania. Przedstawiono również ich zalety i wady.
EN
This paper describes the design and implementation of the integrated microsystem for face recognition in digital images, based on a new SoC Zynq from Xilinx [4]. Zynq is a new class of SoCs which contains an industry-standard ARM dual-core Cortex-A9 processing system and 28 nm programmable logic. Face recognition is performed by the well known PCA algorithm (Principal Component Analysis) [1-2]. The proposed microsystem creates database from a number of source images and then identifies faces by PCA fitness. The algorithm was implemented in a twofold way: (1) using MATLAB/PC, and (2) hardware platform based on ZedBoard from Avnet with Zynq XC7Z020 SoC. Both versions of implementations were tested in terms of complexity and speed. It was proved that the hardware implementation worked properly and gave exactly the same results as a software algorithm running on the PC platform. Experimental tests of the PCA-based face recognition system were performed with the use of ORL database [6]. The hardware implementation is relatively slower but fast enough for most real applications of face detection systems in mobile, handheld terminals. Since the proposed microsystem is based on the embedded dual-core ARM Cortex A9 processor and uses Linux kernel it can be easily extended and connected to other digital devices using standard communication interfaces (including wireless channels).
EN
In the paper the results of preliminary experiments concerning bioelectrical impedance measurements using integrated impedance scanner AD5933 (Analog Devices) are described. Results of performed simulations are also presented. Design of a control circuit based on ARM microprocessor is described. Possible applications of the bioelectrical impedance spectroscopy method in measurements of selected characteristics of the human organism are discussed as well as plans for future development of dedicated, specialized equipment.
PL
W pracy przedstawiono wyniki wstępnych eksperymentów dotyczących pomiarów impedancji bioelektrycznej przy użyciu zintegrowanego skanera AD5933. Zaprezentowano wyniki przeprowadzonych symulacji oraz konstrukcję układu sterowania w oparciu o mikroprocesor. Omówiono możliwe zastosowania tej metody spektroskopii impedancji bioelektrycznej w pomiarach wybranych cech ludzkiego organizmu, a także możliwości przyszłego rozwoju dedykowanego urządzenia specjalistycznego.
PL
W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do dystrybucji strumienia danych z chaotycznych generatorów pseudolosowych (PRBG) w sieci LAN. Opisano implementację kilku wariantów architektur chaotycznych generatorów binarnych sekwencji pseudolosowych. Kompletny system zajmuje 2% przerzutników i 7% bloków LUT dostępnych w układzie XC7Z020. Szybkość transmisji danych w sieci LAN, w zależności od konfiguracji systemu, wynosi od 8,8 Mb/s do 53,4 Mb/s. Opracowano aplikację do badań i wspomagania prac projektowych z wykorzystaniem proponowanego mikrosystemu.
EN
This paper presents a concept, design and experimental results of a SoC-based microsystem with Zynq device from Xilinx, for distribution of chaotic pseudo-random bit-stream from PRBG via LAN. Several variants of PRBGs architectures have been described and tested. The complete system requires about 2% of flip-flops and 7% of LUTs available in the XC7Z020 device. The maximum speed of data transmission on LAN, depends on the system configuration, and varies from 8.8 Mbps to 53.4 Mbps. A dedicated computer application has been developed to support the research and design with use of the proposed microsystem. Pseudo-random bit-stream generators are used e.g. in cryptography and for testing digital systems. Often there is a need for high-speed transmission of data streams to multiple recipients at the same time. The described system supports the distribution of data obtained from embedded PRBGs over the LAN. In order to manage the distribution process, a dedicated client-server has been proposed. The hardware platform and objectives of the system for generation and distribution of pseudo-random sequences are discussed. There are presented the main features of the tools used for development of the project, the software and the library of utility modules that can be used in dedicated user applications.
PL
W artykule przedstawiono koncepcję i projekt mikrosystemu do detekcji twarzy w obrazach cyfrowych z użyciem układu programowalnego SoC z rodziny Zynq firmy Xilinx [1]. Algorytm detekcji twarzy polega na wyodrębnieniu podstawowych cech twarzy i określeniu ich położenia w obrazie. Przedstawiono wyniki implementacji programowej w środowisku MATLAB/PC oraz implementacji sprzętowej. Obie implementacje przebadano pod względem złożoności oraz szybkości działania. W realizacji sprzętowej uzyskano porównywalną szybkość detekcji/lokalizacji twarzy i ponad 10-krotnie krótszy czas wyodrębniania cech twarzy.
EN
In this paper there is presented the design of an integrated microsystem for face detection in digital images, based on a new SoC Zynq from Xilinx [1]. Zynq is a new class of SoCs which combines an industry-standard ARM dual-core Cortex-A9 processing system with 28 nm programmable logic. This processor-centric architecture delivers a comprehensive platform that offers ASIC levels of performance and power consumption, the ease of programmability and the flexibility of a FPGA. The proposed algorithm for face detection operates on images having the resolution of 640x480 pixels and 24-bit color coding. It uses three-stage processing: normalization, face detection/location [2] and feature extraction. We implemented the algorithm in a twofold way: (1) using MATLAB/PC, and (2) hardware platform based on ZedBoard from Avnet [3] with Zynq XC7Z020 SoC. Both implementations were examined in terms of complexity and speed. The hardware implementation achieved a comparable speed of face detection/location but was over 10-times faster while extracting the features of faces in digital images. A significant speedup of feature extraction results from the parallelized architecture of a hardware accelerator for calculation of mouth and eyes locations. The proposed microsystem may be used in low-cost, mobile applications for detection of human faces in digital images. Since the system is equipped with the Linux kernel, it can be easily integrated with other mobile applications, including www services running on handheld terminals with the Android operating system.
PL
W artykule przedstawiono wyniki badań dotyczących sprzętowej implementacji algorytmu detekcji twarzy w obrazach cyfrowych z wykorzystaniem układów programowalnych FPGA (Xilinx). Przeprowadzono symulację algorytmu w środowisku PC - Matlab. Przebadany wstępnie algorytm zaimplementowano w układzie FPGA Virtex-4. Wykonano badania eksperymentalne, w których porównano szybkość działania algorytmu w wersji programowej i sprzętowej oraz określono zajętość zasobów układu FPGA.
EN
In this paper there are presented recent results of the authors' work on implementation of face detection algorithms in digital images based on FPGA technology from Xilinx. There was considered a number of existing face detection methods, described in papers [1-3] to find out which one is the best for implementation in a single FPGA device. Then the authors proposed a modified algorithm for face detection that was tested using PC - MATLAB environment. The results of software simulations were used for appropriate adjusting of some essential parameters, according to the requirements of FPGA implementation (the basic limitation is a total number of FPGA resources). The main results of simulations are shown in Tab. 1. The final version of the algorithm was im-plemented in a Virtex-4 FPGA device and tested using a set of example digital images. An important advantage of the proposed SoC for face detection is its speed (2-4 times higher than that for software implementation, as it is shown in Tab. 2). Furthermore, this speed does not depend on the window size used in image analysis. There was also reported the final utilization of FPGA resources (Tab. 3). The experimental results obtained from laboratory tests of the proposed face detection algorithm implemented in a single FPGA device show that the hardware approach to face detection problem has important advantages: high speed, flexibility and relatively low requirements on the total number of FPGA resources.
PL
W artykule przedstawiono możliwość wykorzystania specjalizowanych sterowników ruchu drogowego, zaimplementowanych w układach FPGA, nie tylko na poziomie lokalnym, lecz również w sterowaniu obszarowym, a więc w zakresie właściwych ITS. Na przykładzie rzeczywistego obszaru sterowania, obejmującego kilka skrzyżowań, zaprezentowano proces specyfikacji, syntezy i implementacji takich sterowników w technice SoC.Dla konkretnego układu FPGA przytoczono raporty z wykorzystania zasobów i uzyskanych parametrów czasowych sterownika obszarowego.
EN
In contrast to industrial process control systems, the achievements of contemporary electronics of the last several years, such as work-ing out hardware description language HDL, and accessibility of programmable logic devices FPGA have not been used in designing control devices of local level of ITS [4] up to the present moment. The paper presents an original methodology for design of new class local controllers of road traffic in railway traffic control implemented in programmable logic devices. The research results obtained at the Faculty of Transport (Warsaw University of Technology) of specialized prototypes of single-system reconfiguration controllers SoC show that the operating speed of such controllers exceeds the speed of currently used microprocessor controllers by hundreds of thousands times, with the improvement of reliability parameters by hundreds of times. It has been shown that the proposed class of specialized controllers can be used not only on the local level, but they can also be used for area controlling, encompassing several crossroads. The process of specification, synthesis and implementation of such a controller in SoC technology has been presented for a sample area of three neighboring crossroads (Figs.1 and 2). The example presented shows that specialized reconfigured road traffic controllers implemented in FPGA (Fig. 3)devices can be used not only on the local level, but also on area controlling level, and so in ITS.
EN
This paper presents a new method for State-Of-Charge and associated parameters estimation and calculation. The method introduces two separate calculation tracks: based on coulomb counting and electromotoric force of battery cell combined in Kalman filter. The method has been tested in laboratory conditions and then implemented in real microcontroller-based prototype of the system. The efficiency of method has been evaluated by series of tests held on a prototype.
PL
Artykuł prezentuje koncepcję metody obliczania parametrów State-Of-Charge I skojarzonych. Metoda składa się z dwóch oddzielnych torów obliczeniowych: prądowego bazującego na całkowaniu prądu, oraz napięciowego obliczającego siłę elektromotoryczną ogniwa baterii. Wyniki z tych dwóch torów są przetwarzane w filtrze Kalmana. Metoda została przetestowana w warunkach laboratoryjnych, a następnie zaimplementowana w prototypie rzeczywistego systemu wbudowanego. Wykonana została seria testów w celu zweryfikowania poprawności rozumowania autora.
PL
W pracy zaprezentowano system typu SoC (System-on-Chip) zrealizowany w układach FPGA wspomagający obliczenia pozwalające na złamanie szyfru opartego na krzywych eliptycznych. Do ataku kryptoanalitycznego wykorzystano algorytm rho Pollarda. System zbudowany jest ze sprzętowych jednostek obliczeniowych HardRho pracujących pod kontrolą procesora NiosII i wykorzystuje interfejs Ethernet do komunikacji zewnętrznej. Omówiona została koncepcja budowy rozproszonego systemu obliczeniowego składającego się z jednostek obliczeniowych będących systemami typu SoC.
EN
Public-key cryptosystems allow secure connections and data exchange through unsafe communication channel without the need of a previous secure key exchange. One of popular cryptosystems used nowadays is Elliptic Curve Cryptosystems (ECC). Cryptanalytic attack on ECC system involves solving the Elliptic Curve Discrete Logarithm Prob-lem (ECDLP). The best known algorithm used to solve ECDLP is Pollard's rho method. So far successful attacks on ECC systems have mostly been based on distributed computer networks. In this paper a hardware cryptanalytic system is presented. The system is implemented in FPGA devices and performs computations of rho Pollard's algorithm. System is based on SoC solution (System-on-Chip) and works under control of a central server in order to form a greater distributed computing system. In the first paragraph of this paper there are presented the aim of work as well as the reasons for choosing FPGA devices and SoC solution. The second paragraph gives the theoretical background [3, 4, 5], explains the basic terms and presents the rho Pollard's algorithm [6, 7]. The third paragraph describes HardRho computation unit HardRho hardware (Fig. 1) and shows differences between the current and recent unit version of unit described in [8, 9]). The fourth paragraph of the paper deals with the SoC solution composed of several HardRho units, NiosII processor and Ethernet communication interface. The system structure (Fig. 2) and internal components [11, 12] are presented. The fifth paragraph is nfocused on the results of implementation and the estimated time of cryptanalysis of an elliptic curve ECC2-89 [1] (Tab. 1). The HardRho unit and [13] are compared (Tab. 2). The obtained results suggest high efficiency of the presented SoC solution. The future investigations and possible optimisation of the system are discussed.
PL
Tematem artykułu jest studium użycia układu FPGA do emulacji działania mikroprocesora w zastosowaniach dydaktycznych. Zaprezentowano proces powstawania rozwiązania od etapu analizy wymagań, przez architekturę do opisu implementacji, ze wskazaniem istotnych uwarunkowań użytkowych i technologicznych oraz kluczowych decyzji. Wynikiem przedstawionych prac jest moduł użyty po raz pierwszy w zajęciach laboratoryjnych w bieżącym semestrze.
EN
The paper presents a case study of using the FPGA chip for emulating a microprocessor system for didactic purposes. Inside the FPGA chip there are implemented an open source Z80 processor core together with code and data memory blocks connected to the proces-sor bus as well as UART peripheral. The emulated processor bus behaviour is compliant with the original Z80 bus. Therefore, a student is able to connect external devices to the bus (by means of the appropriate connectors, three-state buffers and address decoding circuits). The UART peripheral, which is connected to the external USB/UART converter, is used by the NoICE commercial monitoring application. By means of this application, a student is able, among others, to load own program to the Z80 system, execute the code stepwise or in the free run mode, observe and modify content of the memory connected to the Z80 processor bus. Z80 processor core is shared between the NoICE monitor program and the user's code. The presented hardware platform allows for implementation of other 8-bit microprocessors as well. This way students may learn the modern System On Chip concept (SOC). Moreover, the module can be also used to teach the issues of logic circuit implementation inside the FPGA. The result of presented work is a versatile laboratory module, used since 2010 in the microprocessor systems laboratory at the Warsaw University of Technology.
PL
W pracy zasygnalizowano konieczność testowania przesłuchów metodą test-per-clock przy pełnej szybkości zegara w sieciach długich połączeń między modułami w jednoukładowych systemach typu SoC. Do generacji testów zaproponowano rejestr LFSR (ang. Linear Feedback Shift Register) z wielomianem pierwotnym oraz z podwojoną liczbą przerzutników, w którym tylko co drugi przerzutnik jest podłączony do testowanej sieci połączeń. Przeprowadzono eksperymenty symulacyjne sprawdzające skuteczność ich wykorzystania do testowania przesłuchów objawiających się albo chwilowym zakłóceniem (szpilką) albo opóźnieniem zbocza.
EN
The paper is devoted to a test-per-clock method of an at-speed testing of crosstalk faults in long interconnects between cores in a System-on-a-Chip. A LFSR composed of 2n flip-flops and implementing primitive polynomial was used as a Test Pattern Generator (TPG) for an interconnect network comprised of n nets. In our approach every second output of the LFSR is connected to the Interconnect Network Under Test. Simulation-based experiments were carried out to verify effectiveness of vector sequences produced by the proposed TPG in detection of crosstalk faults provoked at victim net by simultaneous occurrence of rising (falling) edges 01(10) at k aggressor lines. Crosstalk faults causing occurrence of a positive (negative) glitch at a victim line having constant value 00(11) as well as ones that lead to delaying an edge with an opposite direction 10(01) at a victim line were taken into consideration. The experimental results show that for n ? {8,12,16,20,24,28,32} and k << n all above-mentioned crosstalk faults can be detected by a test sequence having an acceptable length.
EN
Designing a System-on-Chip (SoC) is equivalent to managing the integration of multiple building blocks in a complete system, all on one silicon die. While the steady technological advances offer an enormous potential for growing functionality integration, the design process remains an increasingly challenging task. This paper gives an overview of SoC design methodology and architectures with a strong emphasis on future trends and challenges. These are supported by the description of current SoC integration examples and lead to an outlook regarding challenges for SoC architectures, their design and designers' education.
PL
Projektowanie systemu typu System-on-Chip (SoC) może być przedstawione jako integracja wielu bloków funk-cjonalnych w kompletny system zawarty w jednym układzie scalonym. W sytuacji, gdy stałe postępy technologii oferują niezwykły potencjał wzrostu złożoności integrowanych funkcji, proces projektowania staje się coraz trudniejszym wyzwaniem. Artykuł jest przeglądem metod projektowania i architektur systemów typu SoC z podkreśleniem przyszłych trendów i wyzwań. Dodatkowo przedstawiono opis aktualnych przykładów integracji systemów typu SoC i podano przegląd wyzwań dotyczących architektury tych systemów, ich projektowania oraz edukacji projektantów.
17
EN
This paper presents hardware implementation of digital control in an FPGA chip. The proposed solution leads to an SoC (System on Chip) idea, where all components of a control system are integrated into a single chip. Algorithm based on deadbeat control was especially chosen for this project. This digital control has following advantages: location of system poles at the origin assure very fast system response, assignment of gain matrix is defined by the deadbeat equation. The controller, except from the main deadbeat regulator, includes state estimator and disturbance observer. Experimental results are included to show the validity of the proposed method.
PL
W artykule przedstawiono nowoczesne podejście do projektowania regulatorów cyfrowych. Układ regulacji zrealizowano w oparciu o sprzętową implementację algorytmu sterowania w układzie FPGA. W skład struktury zastosowanego algorytmu regulacji deadbeat wchodzą ponadto estymator stanu i obserwator zakłóceń. Proponowane rozwiązanie prowadzi do idei SoC (System on Chip), w której wszystkie komponenty systemu sterowania zintegrowane są w pojedynczym układzie scalonym.
EN
The vector quantization (VQ) compression scheme has been well accepted as an efficient image compression technique. However, the compression bit rate of the VQ scheme is limited. In order to improve its efficiency, in this paper, we shall propose a new lossless data compression scheme to further condense the VQ index table. The proposed scheme exploits the inter-block correlations in the index table to re-encode the indices. Unlike the well known existing re-encoding schemes such as SOC and STC, the proposed scheme uses a smaller number of compression codes to encode every index that coincides with another on the predefined path. Compared with VQ, SOC and STC, the proposed scheme performs better in terms of compression bit rate.
PL
Przedstawiono projektowanie systemów realizowanych w jednomodułowej strukturze scalonej tzw. System on Chip. Szczególnie uwzględniono projektowanie w rekonfigurowanych strukturach FPGA. Omawiane są również mankamenty metod i narzędzi projektowania.
EN
The paper presents an approach to System on Chip designs. The approach targets SoC designs containing reconfigurable FPGA. The paper also points out the weak aspects of related synthesis methods and tools.
20
Content available remote Cost-efficient synthesis of multiprocessor heterogeneous systems
EN
In this paper an algorithm for co-synthesis of distributed embedded systems is presented. The algorithm is based on iterative improvement heuristics, taking into consideration sophisticated modifications and possibilities of further improvements. Starting from the solution with the highest performance, architecture of the system is modified until it achieves the lowest cost. It has been observed that the algorithm presented has the capacity of getting out of the local minima. Experimental results showed high efficiency of the algorithm. Almost all results obtained with the help of the algorithm were significantly better than the results obtained with the help of Yen-Wolf algorithm presented in the literature.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.