Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: układy matrycowe typu PAL

Sortuj według:

Ogranicz wyniki do:

Dekompozycja wierszowa w syntezie logicznej przeznaczonej dla struktur matrycowych

Kania D.

Kwartalnik Elektroniki i Telekomunikacji

2006

Vol. 52, z. 4

521-543

Jądrem większości układów matrycowych (ang. CPLD — Complex Programmable Logic Devices) jest blok logiczny typu PAL. Celem artykułu jest przedstawienie nowej metody dekompozycji dedykowanej dla struktur matrycowych typu PAL. Zaproponowana metoda jest alternatywą dla metody klasycznej opartej na dwupoziomowej minimalizacji. Istota metody polega na sekwencyjnym wyszukiwaniu odpowiedniej dekompozycji wierszowej. Poszczególne kroki procesu syntezy zostały dostosowane do zasobów logicznych struktur matrycowych typu PAL. Dostosowanie dekompozycji do zasobów logicznych scharakteryzowanych przez blok logiczny typu PAL doprowadziło do znaczącej poprawy efektywności syntezy w porównaniu z metodą klasyczną. Wyniki eksperymentów pokazują, że proponowana metoda syntezy prowadzi do znaczącej redukcji powierzchni wykorzystywanego układu w porównaniu z metodą klasyczną, szczególnie dla struktur matrycowych składających się z bloków logicznych typu PAL zawierających 4 lub 8 iloczynów.

A PAL-based logic block is the core of the most CPLDs. The aim of the paper is to present a new method of decomposition dedicated for PAL-based CPLDs. The proposed approach is an alternative to the classical method based on two-level minimization. The idea of the method consists in sequential search for appropriate row decomposition. Individual steps of the synthesis process are adapted to logical resources of PAL-based CPLDs. Adjusting decomposition to logical resources characteristic for a PAL-based logic block allows for significant improvement of synthesis effectiveness in relation to the classical approach. Results of experiments show that the proposed logic synthesis method leads to significant reduction of chip area in relation to the classical method, especially for CPLD structures consisting of PAL-based logic blocks with 4 or 8 product terms.