Wyniki wyszukiwania - BazTech

1

Analityczna metoda opisująca działanie układów arbitrażu z rotacją priorytetów

Taborek K.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 10

76-78

PL

W artykule zaprezentowano analityczną metodę opisującą działanie układów arbitrażu z rotacją priorytetów. Opisane zostało działanie dwóch typów tego rodzaju arbitrów: "z pełną rotacją priorytetów do najniższego" oraz "z pełną rotacją priorytetów do najwyższego". Przeprowadzona została analiza działania tych arbitrów, która pozwoliła zdefiniować "macierz prawdopodobieństw priorytetów". Obliczając wszystkie elementy tej macierzy, można analilycznie wyznaczać wydajność systemów, wyposażonych w opisane układy arbitrażu. Obliczenia zostały wykonane dla systemów z 2, 3, i 4 klientami (procesorami). Zostały przedstawione wyniki, otrzymane dzięki tej analitycznej metodzie. Wyniki te zostały porównane z odpowiadającymi im wynikami doświadczalnymi, otrzymanymi za pomocą pomiarów w rzeczywistym systemie wieloprocesorawym.

EN

The paper presents the analytical method, which describes activity of arbitration circuits with priority rotation. Activity of two types of the arbiters was described. These two types of the arbiters were called: "with full rotation of priorities to the lowest one" and "with full rotation of priorities to the highest one". Activity analysis of these arbiters was made. Thanks to this. the special matrix called ''priority probability matrix" was defined. When we calculate all the elements of this matrix, we will be able to predict the performance of the systems, which are equipped with one of the described arbitration circuits. The calculations were executed for the systems with 2, 3, and 4 customers (processors). The results obtained thanks to this analytical method were given. These analytical results were compared with the corresponding experimental results, which had been obtained earlier from measurements m the real multiprocessor system.

2

Analityczna metoda wyznaczania wydajności systemów wieloprocesorowych

Taborek K.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 10

72-75

PL

Zaprezentowano analityczną metodę wyznaczania wydajności systemów wieloprocesorowych ze wspólną pamięcią. Podany został model kolejkowy takich systemów. Na podstawie tego modelu zostały wyprowadzone wzory, dzięki którym można obliczać średnie czasy oczekiwania procesorów (klientów) na swoją obsługę (w kolejce). Podany został schemat obliczeniowy, pozwalający wyznaczać wydajność takich systemów wieloprocesorowych. Otrzymane tą metodą wyniki analityczne zostały porównane ze zmierzonymi w rzeczywistym systemie wieloprocesorowym. Przedstawiona metoda charakteryzuje się dużą dokładnością.

EN

The analytical method of performance prediction of multiprocessor systems with common memory was presented. The queueing model of such systems was given. On the base of this model formulas were derived. Thanks to them we can calculate mean waiting times of processors (customers) for their services (in the queue). The calculation diagram was presented. It allows to compute performance of such multiprocessor systems. The results obtained thanks to this analytical method were compared with the corresponding results which were measured in the real multiprocessor system. The presented method is conspicuous by its high precision.

3

System wieloprocesorowy do badania układów arbitrażu : rozwiązanie sprzętowe

Taborek K., Hrynkiewicz E.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 9

48-51

PL

W artykule zaprezentowane zostało rozwiązanie sprzętowe systemu wieloprocesorowego, który może być wykorzystywany do badania różnych układów arbitrażu, z różnymi protokołami obsługi zgłoszeń procesorów. Układy arbitrażu są tutaj implementowane w strukturze FPGA. Na wstępie, opisana została ogólna koncepcja działania systemu, z podziałem na bloki funkcjonalne. W dalszej części przedstawiono szczegółowe rozwiązania sprzętowe poszczególnych pakietów systemu wieloprocesorowego. Badania układów arbitrażu mogą być prowadzone w różnych warunkach - dla zmiennej liczby procesorów w systemie i dla różnego rodzaju obciążeń procesorów.

EN

Hardware implementation of a multiprocessor system for examination of various arbitration circuits was presented in this paper. The arbitration circuits are implemented in FPGA structure. First, generał idea of multiprocessor system activity was described. Functional blocks of the system were presented. Next, detailed hardware solutions of all parts of the multiprocessor system are shown. The examination of arbitration circuits may be provided in different cases - for different number of processors in the system and for various types of processor loads.

4

Układ arbitrażu z pełną rotacją priorytetów do najniższego dla systemu wieloprocesorowego

Taborek K., Hrynkiewicz E., Pogoda Z.

Elektronika : konstrukcje, technologie, zastosowania

|

2007

|

Vol. 48, nr 11

93-96

PL

Opisany układ arbitrażu został zaprojektowany dla klasycznego systemu wieloprocesorowego ze wspólną pamięcią i dzieloną w czasie magistralą. W arbitrażu tym został zaimplementowany algorytm arbitrażu nazwany "pełna rotacja priorytetów do najniższego". Układ arbitrażu zaprojektowano w formie modułowej i może on być rozbudowywany. Dzięki odpowiednim rozwiązaniom sprzętowym ma on prostą strukturę logiczną i może być łatwo implementowany w strukturach programowalnych FPGA. Został również zaprezentowany model kolejkowy systemu wieloprocesorowego z przedmiotowym arbitrem. Na podstawie tego modelu możliwe było wyliczenie wydajności systemu wieloprocesorowego.

EN

The paper presents an arbitration circuit that was designed for the classical multiprocessor system with a common memory and a timesharing bus. In this arbiter was implemented the arbitration algorithm which was called "full rotation of priorities to the lowest one". The arbitration circuit was designed as modular and expandable. Thanks to proper hardware solutions this circuit has generally a simply logic structure. This logic structure was implemented in FPGA. Operation of the arbiter in the multiprocessor system was described. Block diagrams of all parts of the arbitration circuit were shown. A queueing model of the multi-processor system with the arbiter was presented. Thanks to this model, it was possible to predict performance of this system.