Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: two-pattern testing

Sortuj według:

Ogranicz wyniki do:

TPG and SA with low power consumption

Puczko M.

Pomiary Automatyka Kontrola

2013

R. 59, nr 10

1040--1045

In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.

Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.

An Algorithm of the Test Pairs Minimization by means of the Incompatibility Graph

Czerwiński R., Rudnicki T.

Pomiary Automatyka Kontrola

2010

R. 56, nr 6

573-575

A heuristic method of the test pairs minimization in Two-Pattern testing is presented. The method is designed for test pattern generators including ROM and MISR, while the goal of the minimization is reduction of the ROM size. The method is based on the coloring the incompatibility graph. Authors present original application of the coloring the incompatibility graph. Introduced in the paper algorithm is very compact and can be implemented as a quick computer program. Primary experiments prove the high effectiveness of the method.

W niniejszej pracy przedstawiono heurystyczną metodę minimalizacji liczby par testowych potrzebnych do testowania uszkodzeń opóźnieniowych. Metoda ta polega na tworzeniu w kolejnych etapach minimalizacji grafu niezgodności par testowych. Minimalizacja opiera się na kolorowaniu takiego grafu. Ostateczna liczba par testowych jest równa liczbie chromatycznej grafu. Naturalnie, kolory przyporządkowane poszczególnym wierzchołkom grafu zawierają informację, które pary testowe mają być ze sobą sklejane. O końcowej liczbie par testowych po procesie sklejania decyduje liczba stanów nieokreślonych występujących w parach testowych przed procesem sklejania. Jeżeli liczba tych stanów jest duża, wówczas istnieje wiele możliwości sklejania par testowych. Jednak tylko kilka rozwiązań sklejania daje minimalną końcową liczbę par testowych po procesie sklejania. Metoda nie wymaga rozwiązania problemu pokrycia znanego z klasycznych metod minimalizacji. Kilka sklejonych par testowych (rys. 3) w jedną parę testową (rys. 4) oznacza, że w jednym takcie zegarowym zostanie przetestowanych kilka ścieżek układu ze względu na występowanie w nich uszkodzeń opóźnieniowych. Mniejsza liczba par testowych oznacza mniejszą liczbę słów programujących, a także mniejsze wykorzystanie pamięci ROM generatora par testowych z pamięcią ROM (rys. 1) przy jednoczesnym wysokim współczynniku pokrycia par testowych. Dodatkową zaletą mniejszej liczby par testowych jest mniejsza liczba potrzebnych taktów zegarowych do ich generacji. Poszczególne kroki metody minimalizacji liczby par testowych (rys. 6) zostały przedstawione na prostym przykładzie (rys. 5). Wstępne wyniki eksperymentów dają bardzo dobre wyniki.