PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 21

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  sieci wewnątrzukładowe
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Content available Hardware acceleration of data classifiers for multimedia processing tasks
Dziurzański P., Mąka T., Forczmański P.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 6
382--384
EN
In this paper, experimental results of a proposed hardware acceleration of feature extraction and data classifiers for multimedia are presented. This hardware is based on multi-core architecture connected with a mesh Network on Chip (NoC). The cores in the system execute both data classifiers and feature extraction for audio and image data. Using various meta heuristics the system is optimized with regards to different data communication criteria. The system was implemented on an FPGA platform with use of ImpulseC hardware description language.
PL
W artykule zostały zeprezentowane wyniki eksperymentalne dotyczące sprzętowego przyspieszania ekstrakcji cech i klasyfikacji danych multimedialnych. Opracowane rozwiązanie sprzętowe bazuje na architekturze wielordzeniowej, w której każdy blok realizuje przypisaną mu statycznie funkcjonalność. Rdzenie połączone są ze sobą za pomocą sieci wewnątrzukładowej (ang. Network on Chip, NoC) o architekturze siatki. W artykule opisano pokrótce autorskie oprogramowanie służące do generowania kodu sieci wewnątrzukładowej. Graficzny interfejs użytkownika został zaprezentowany na rys. 1. Narzędzie ma za zadanie dokonywać odwzorowania wybranych funkcjonalności do poszczególnych rdzeni z wykorzystaniem takich meta-heurystyk jak algorytmy genetyczne, symulowane wyżarzanie, poszukiwanie losowe czy algorytmu gradientowego. Jako kryterium optymalizacji można wybrać minimalizację całkowitego przesyłu danych, minimalizację maksymalnej liczby danych transmitowanych przez pojedyncze łącze, a także minimalizację odchylenia standardowego rozmiaru strumieni transmitowanych przez poszczególne łącza. Przykładowe wyniki optymalizacji losowej dla sieci wewnątrzukładowej zostały przedstawione w tab. 1, natomiast wyniki optymalizacji dla sieci wewnątrzukładowej wykorzystującej inne podejścia - w tab. 2. Dla systemu zoptymalizowanego w ten sposób został wygnerowany opisujący go kod w języku ImpulseC, który następnie posłużył do syntezy sprzętowej na układzie FPGA z rodziny Xilinx Virtex 5. Zajętość układu XC5VSX50T dla trzech wykorzystanych klasyfikatorów została przedstawiona na rys. 3. Z kolei tab. 3 przedstawia liczbę zasobów wykorzystanych przez narzędzie syntezy wysokiego poziomu dla tych klasyfikatorów. Technika przedstawiona w publikacji umożliwia określenie warunków i ograniczeń implementacji sprzętowej systemu służącego klasyfikacji danych multimedialnych.
2
Content available A CDMA-based Network on Chip dedicated to data-dominated streaming applications
Dziurzański P., Mąka T.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
504--506
EN
In this paper an analysis of the CDMA-based transmission in Network on Chip (NoC) is presented. In order to realize CDMA transmission scheme between IP cores in the NoC, dedicated encoders and decoders using Walsh codes are proposed. To check the possibility of implementing CDMA NoC, a parametrization stage of audio analysis system was adapted to the NoC structure as a set of 14 independent blocks. The system was implemented with use of the ImpulseC hardware description language on an FPGA platform (Xilinx Virtex-5). The obtained results and the requirements needed to realize the CDMA scheme in the hardware show that a higher number of transmitted bits does not lead to any benefits over bus-based transmission.
PL
W pracy została przedstawiona analiza wykorzystania transmisja strumieni danych między blokami IP w strukturze sieci wewnątrzukładowej (NoC) z użyciem rozpraszania kodowego CDMA. Ponieważ typowe rozwiązania łączenia bloków w systemach MPSoCs oparte o sieci wewnątrzukładowe wykorzystują routing typu wormhole, często pojawia się problem związany z dostępem do wspólnych zasobów. W artykule podjęto próbę zmiany mechanizmu transmisyjnego w celu określenia możliwości poprawy takiej sytuacji. Proponowane podejście wykorzystuje transmisję CDMA z zastosowaniem kodów Walsha. W celu relizacji zadań transmisyjnych opracowane zostały dedykowane układy kodera i dekodera CDMA wykorzystywane do komunikacji między blokami przetwarzającymi. Do oceny i weryfikacji proponowanego rozwiązania zdecydowano się na użycie modułu parametryzacji sygnałów akustycznych (rys. 2), pracującego na strumieniach danych. Blok ten przetwarza strumień akustyczny dzieląc go na równej długości ramki i dla każdej z nich wyznacza ponad 100 deskryptorów. Zaproponowane rozwiązanie zostało zaimplementowane w układzie FPGA z rodziny Virtex 5 wykorzystując język opisu sprzętu ImpulseC. W wyniku przeprowadzonej analizy wydajności transmisyjnej i narzutu spowodowanego specyfiką rozpraszania kodowego uzyskano wyniki gorsze niż w przypadku tradycyjnej transmisji wykorzystującej magistrale. Ponadto, konieczność stosowania globalnej synchronizacji oraz w wielu sytuacjach również globalnego routingu powoduje, że transmisja CDMA w sieciach NoC nie stanowi konkurencji do rozwiązań magistralowych dedykowanych przetwarzaniu danych strumieniowych.
3
Content available Linear optimization of multi-path routing in network on chips
Dziurzański P., Mąka T.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 7
659-661
EN
In this paper, a technique for determining required link band-width of a multi-path routing algorithm dedicated to Network on Chip (NoC) is presented. The proposed algorithm is based on the linear programming and allows us to avoid deadlocks and contentions in case of Tapeworm routing used for data-dominated streaming multimedia applications realized in Multi Processor Systems on Chip. The proposed approach is illustrated with an example of features extraction module for the Automatic Speech Recognition (ASR) system.
PL
W artykule opisano technikę określania wymaganej przepustowości łączy sieci wewnątrzukładowej z routingiem wielościeżkowym. Zaproponowany algorytm bazuje na programowaniu liniowym i umożliwia unikanie blokad w routingu typu Tapeworm, wykorzystywanego dla multimedialnych aplikacji zdominowanych przez dane realizowanych w układach typu MPSoC. Autorski algorytm routingu Tapeworm dla niektórych aplikacji multimedialnych okazuje się być wydajniejszy od XY, powszechnie używanego algorytmu routingu w NoC. Zaproponowane podejście zostało zilustrowane przykładem modułu ekstrakcji cech w systemie automatycznego rozpoznawania mowy. Klasyczny diagram takiego modułu został przedstawiony na rys. 1. W celu określenia marszrut pomiędzy rdzeniami realizującymi funkcjonalności poszczególnych bloków tego modułu została zaadaptowana technika znana z tradycyjnych sieci komputerowych, opisana m.in. w [8]. W artykule zaproponowano sposób wyboru ścieżek między rdzeniem źródłowym i docelowym, opisano sposób określania ograniczeń, a także zaproponowano funkcję celu uwzględniającą długość ścieżki. Do wyszukiwania optymalnej przepustowości łączy wykorzystano algorytm przypominający wyszukiwanie binarne. Badania eksperymentalne, w ramach których zaimplementowano opisany moduł w języku SystemC, a także wykorzystano komercyjne narzędzie do rozwiązywania problemu programowania liniowego, potwierdzają skuteczność i efektywność opisywanego podejścia.
4
Formal analysis of destination reachability under given restrictions for multi-path routing in Network on Chip
Dziurzański P.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 12
127-129
EN
In this paper, a technique for selecting proper restrictions in multi-path routing guarantying deadlock-freedom dedicated to Network on Chip (NoC) is presented. The proposed algorithm is based on the model checking utilizing computation tree temporal logic. This approach is illustrated with an example of features extraction module for the Automatic Speech Recognition (ASR) system. It is shown that even for this simple, 7-core MPSoC, selecting a wrong restriction may result in obtaining an unroutable on-chip network.
PL
W niniejszym artykule została przedstawiona technika wyboru odpowiednich ograniczeń wielościeżkowego routingu w sieciach wewnątrzukładowych, gwarantujących brak występowania blokad. Proponowany algorytm wykorzystuje sprawdzanie modeli z logiką temporalną drzew obliczeń CTL. Podejście zilustrowano przykładem ekstrakcji cech dla automatycznego rozpoznawania mowy. Pokazano, iż nawet dla tego prostego 7-rdzenowego układu typu MPSoC, wybór nieprawidłowego ograniczenia może skutkować uzyskaniem nierutowalnej sieci.
5
Features extraction system for automatic speech recognition core mapping into an irregular Network on Chip
Dziurzański P., Mąka T.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 9
154-156
EN
In this paper, we propose a mapping scheme of IP cores into irregular Network on Chips using an example module dedicated to features extraction for automatic speech recognition system. We estimated the core sizes for various frame sizes and overlappings, and then tried to place cores communicating heavily close to each other, we test a number of widths in the 2D Rectangular Strip Packing problem. The obtained result range allows us to pick a solution that is beneficial both in terms of area and transfers between the system cores.
PL
W artykule zaproponowano sposób mapowania rdzeni IP w nieregularną sieć wewnątrzukładową. Jako przykładowego układu użyto moduł przeznaczony do ekstrakji cech systemu automatycznego rozpoznawania mowy. Dokonano estymacji rozmiaru rdzeni dla różnych rozmiarów ramki i zakładkowania, a następnie dokonano próby odwzorowania rdzeni do układu w ten sposób, by rdzenie wysyłające między sobą duże porcje danych zostały umieszczone blisko siebie.
6
Content available Multi-Stream Routing in Network on Chip for Data-dominated Algorithms
Chojnacki B., Dziurzański P., Mąka T.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
920-922
EN
In this paper a multi-path routing algorithm dedicated to Network on Chip (NoC) together with its implementation is presented. The proposed algorithm is based on the Ford-Fulkerson method and is aimed at data-dominated multimedia applications realized in Multi Processor Systems on Chip. The efficiency of the proposed technique is compared with the state-of-the-art NoC routing. Our implementation utilizing virtual channels allows us to obtain promising results in some popular multimedia codecs.
PL
W artykule został przedstawiony wielościeżkowy routing przeznaczony do sieci wewnątrzukładowych (ang. Network on Chip, NoC) wraz z jego implementacją. Proponowany algorytm został oparty na metodzie Forda-Fulkersona i jest przeznaczony do multimedialnych aplikacji strumieniowych zdominowanych przez dane, realizowanych w wieloprocesorowych systemach jednoukładowych (ang. Multi Processor Systems on Chip, MPSoC). Efektywność prezentowanej techniki została porównana z najpopularniejszym algorytmem routingu używanym w NoC - XY. Badania eksperymentalne wykazały, że w niektórych przypadkach uzyskano znaczącą poprawę czasu transmisji. Przedstawiona implementacja algorytmu wykorzystuje kanały wirtualne i, chociaż wymaga wykonania dodatkowych obliczeń, umożliwiła otrzymanie obiecujących wyników dla niektórych popularnych kodeków Multimedialnych, natomiast dla innych uzyskano nieco gorsze wyniki. Stąd trudno jednoznacznie wnioskować o wyższości wielościeżkowych mechanizmów routingu nad tradycyjnymi jednościeżkowymi. Routing typu tapeworm należy zatem postrzegać jako alternatywną propozycję routingu przeznaczoną dla strumieniowych algorytmów realizowanych w NoC, która poszerza przestrzeń poszukiwań korzystnej realizacji układowej. W niektórych przypadkach jej stosowanie znacznie polepsza wyniki, czasami zaś lepiej zastosować tradycyjne podejście. W chwili obecnej autorzy nie są w stanie zidentyfikować cech wspólnych algorytmów, które są korzystnie realizowalne z wykorzystaniem proponowanej techniki.
7
Time constraints analysis of data-driven multimedia algorithms in Networks on Chip
Chojnacki B., Mąka T., Dziurzański P.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 11
115-119
EN
In this paper, an efficiency of the Tapeworm routing, begin a multi-path routing algorithm dedicated to Network on Chip (NoC), are presented. The proposed algorithm is based on the Ford-Fulkerson method and is aimed at data-dominated streaming multimedia applications realized in Multi Processor Systems on Chip. The efficiency of the proposed technique is compared with the state-of-the-art NoC routing approach and in some cases we obtain a significant improvement. Our implementation utilizing virtual channels, despite imposing some overhead, allows us to obtain promising results in some popular multimedia codecs.
PL
W artykule przeanalizowano efektywność algorytmu routingu wielościeżkowego o nazwie Tapeworm, przeznaczonego dla sieci wewnątrzukładowych (ang. Network on Chip, NoC). Zaproponowany algorytm bazuje na klasycznej metodzie Forda-Fulkersona i jest przeznaczony do zdominowanych przez dane multimedialnych aplikacji strumieniowych realizowanych przez wieloprocesorowe systemy jednoukładowe. Efektywność proponowanej techniki jest porównana z najpopularniejszym algorytmem routingu w NoC. Przedstawiona implementacja wykorzystuje kanały wirtualne, które pomimo narzutów czasowych, umożliwiają uzyskanie zmniejszonych transferów między rdzeniami w przypadku kilku popularnych kodeków multimedialnych.
8
Path-based multicast routing in network on chip architecture
Hawraniak M., Dziurzański P.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 2
180-184
EN
The majority of contemporary implementations of multicast in on-chip networks rely on multiple unicast communication pattern. The drawbacks of such approach are inefficient network resources utilization and information redundancy, which results in the performance degradation and high message latencies. In this paper, the new routing algorithm is presented for handling many destinations (multicast) and adaptivity, including irregular mesh networks. The algorithm is based on Double-Channel XY Multicast Routing algorithm known from literature. The SystemC implementation of the algorithm and its application in the routing scheme is outlined. The simulation results confirms the benefits of the proposal.
PL
Większość współczesnych implementacji routingu jeden-do-wielu (ang. multicast) w sieciach wewnątrzukładowych opiera się o wielokrotne wysyłanie przez źródło tych samych pakietów do różnych węzłów (ang. uni-cast). Wadą takiego podejścia jest nieefektywne wykorzystanie zasobów sieciowych i redundancja informacji, która przekłada się na obniżenie wydajności i opóźnienia przy przesyłania pakietów. W artykule zaproponowany został algorytm typu multicast działający zarówno w regularnych, jak i nieregularnych sieciach typu siatka (ang. mesh). Proponowany algorytm jest oparty na podejściu Double-Channel XY Multicast Routing, znanym z literatury. W pracy zarysowano implementację wykonaną w języku SystemC oraz zastosowanie opisywanego algorytmu. Badania eksperymentalne potwierdziły zalety proponowanego podejścia.
9
Content available Resource Utilization Estimation and Core Placement in an NoC-based MPSoC realizing a data-dominated algorithm
Dondziak P., Dziurzański P.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
784-786
EN
In this paper we propose a technique for estimating the number of NoC-based MPSoCs resources (measured in FPGA LUTs) needed for realizing an arbitrary data-dominated algorithm given in the SystemC language. This technique utilizes Control Data Flow Graphs describing the functionality of the code. In order to map the cores into the target chip we use the Bottom-Left-Decreasing algorithm for solving the 2D Rectangular Strip Packing problem. We illustrate the proposed technique with a lossless audio FLAC codec.
PL
W artykule zaproponowano technikę szacowania zasobów potrzebnych do realizacji wielordzeniowych układów MPSoC opartych na sieciach wewnątrzukładowych NoC (ang. Networks on Chip) realizujących dowolny algorytm zdominowany danymi. Algorytm ten jest wyrażony za pomocą kodu w języku opisu systemu SystemC. Jako miarę powierzchni przyjęto liczbę tablic look-up-table (LUT) układów typu FPGA, do których wejściowe algorytmy zostają odwzorowywane. Proponowana technika wykorzystuje diagram przepływu danych i kontroli (ang. Control Data Flow Graph, CDFG), opisujący funkcjonalność kodu. Następnie dla węzłów tego diagramu dokonuje się prostej estymacji wymaganych zasobów w zależności od typu danego węzła i rozmiaru danych, na których węzeł przeprowadza obliczenia. Proponowana technika została zilustrowana przykładem bezstratnego kodeka FLAC. Zaprezentowane wyniki badań eksperymentalnych pokazują dokładność od 99.3% do 57%, co jest zbliżone do wyników innych zespołów badawczych, np. [2, 4]. W celu odwzorowania rdzeni do docelowego układu użyto zachłannego algorytmu Bottom-Left-Decreasing do rozwiązania dwuwymiarowego problemu pokrycia paska. Badania przeprowadzono dla różnych ograniczeń maksymalnej wysokości paska; w artykule przedstawiono wizualizacje najlepszego i najgorszego przypadku.
10
Content available Binary-Tree-based Architecture of Network on Chip
Dziurzański P., Mąka T.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
787-789
EN
We analyzed a binary-tree based Network on Chip (NoC) architecture application for data transfer in real-time regime. In typical multimedia algorithms their links are not balanced using typical architectures, so we propose a simple algorithm for IP core mapping that significantly improves the link usage balance. The described experimental results show that the proposed architecture is characterized with lower target chip area and the yielded transfers are comparable with mesh architecture.
PL
W artykule została przeanalizowana możliwość zastosowania sieci wewnątrzukładowych (ang. Network on Chip, NoC) o architekturze drzewa binarnego do transmisji danych w czasie rzeczywistym dla algorytmów zdominowanych przez dane. Ponieważ w typowych algorytmach multimedialnych połączenia tradycyjnych NoC nie są wykorzystywane w sposób równomierny, wybór odpowiedniej architektury jest krytyczny dla efektywności transmisji danych i w rezultacie dla czasu realizacji obliczeń. W artykule zaproponowano prosty algorytm mapowania bloków IP, który w znacznym stopniu poprawia równomierność wykorzystania połączeń między rdzeniami. Zaprezentowane wyniki badań eksperymentalnych pokazują, że dla zaproponowanej architektury rozmiar docelowego układu będzie mniejszy, a transfery porównywalne z najpopularniejszą obecnie architekturą typu siatki. Uzyskane rezultaty mogą posłużyć do budowy adaptacyjnego algorytmu mapowania algorytmów do struktur sprzętowych z uwzględnieniem szeregu specyficznych ograniczeń algorytmów operujących na danych przesyłanych w czasie rzeczywistym.
11
Pros and cons of system-level synthesis of data-dominated algorithms
Dziurzański P.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 10
169-171
EN
SystemC is gaining popularity in the field of modeling and verification of hardware. Especially beneficial of this language usage is the stage of architectural analysis where the task to be computed are split between the HW and SW domains. Fast simulation of such system-level models is crucial in trade-offs between speed, area and power consumption of the target system. However, the hardware synthesis stage is still often performed from VHDL or Verilog models that have to be created manually or semi-automatic from a SystemC code. Thus in this paper we decided to present a complete design flow from a system-level rnodel to hardware synthesis of an example video codec based on SystemC using the 3rd part generation C-synthesis technology. The SystemC-based implementation will be compared with its handwritten VHDL counterpart.
PL
SystemC zdobywa popularność w zakresie modelowania i weryfikacji sprzętu. Szczególnie opłacalne wydaje się użycie tego języka na etapie analizy architektury, gdzie zadania są przydzielane do domen sprzętowych i programowych. Szybka symulacja takich modeli jest krytyczna przy wyznaczaniu kompromisu między szybkością, powierzchnią i energią zużywaną przez docelowy system. Jednakże sam proces syntezy sprzętowej jest wciąż często wykonywany z modeli w VHDL lub Verilogu, które muszą być przepisywane ręcznie lub półautomatycznie z kodu w SystemC. Dlatego w niniejszym artykule zostanie przedstawiona synteza przykładowego kodeka wideo, w pełni wykorzystująca SystemC, z wykorzystaniem technologii syntezy C firm trzecich. Implementacja z SystemC zostanie porównana z ręcznie napisanym odpowiednikiem kodu w VHDL.
12
Adaptive tree-based multicast routing in network on chip architecture
Czarnecki Ł., Dziużański P.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 4
33-37
EN
The majority of the contemporary implementations of multicast in on-chip networks rely on multiple unicast communication pattern. The drawbacks of such an approach are inefficient network resources utilization and information redundancy, which results with the performance degradation and high message latencies. In the paper, we propose an adaptive tree-based multicast routing algorithm for an interconnection networks. The presented algorithm is based on the network traffic analysis and adapts the routing decisions to the current network conditions. We receive message delay improvement by 85-200% incomparison to the unicast communication pattern.
PL
Większość współczesnych implementacji routingu jeden-do-wielu w sieciach wewnątrzukładowych opiera się o wielokrotne wysyłanie przez źródło tych samych pakietów do różnych węzłów. Wadą takiego podejścia jest nieefektywne wykorzystanie zasobów sieciowych i redundancja informacji, która przekłada się na obniżenie wydajności i opóźnienia przy przesyłania pakietów. W artykule zaproponowany został adaptacyjny algorytm typu multicast oparty na konstrukcji drzew rozpinających. Zaprezentowany algorytm dokonuje analizy ruchu sieciowego i adaptacyjnie podejmuje decyzje w zależności od aktualnego stanu sieci. Badania eksperymentalne wykazały zmniejszenie opóźnienia o 85. ..200% w porównaniu z wielokrotną transmisją typu unicast.
13
Content available NoC-based Realization of Multi-core Speech Encoders
Zbylut J., Mąka T., Dziurzański P.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
687-689
EN
In this paper, we demonstrate a technique for mapping a multimedia streaming application into a mesh NoC using an example of speech encoder named SPEEX. To decrease the size of the target mesh, we use an algorithm for merging functional blocks using various metrics, such as core code size or execution time. We propose and test three algorithms for core mapping. According to the presented experimental results, the process of assigning the functional block into the NoC mesh is strongly influenced by the selected strategy.
PL
W artykule zaprezentowano technikę odwzorowywania bloków realizujących algorytmy strumieniowe na strukturę mesh sieci NoC z wykorzystaniem przykładu - kodera mowy SPEEX. Aby zmniejszyć rozmiar docelowej sieci NoC, wykorzystano algorytm łączenie funkcjonalnych bloków wykorzystujących wybrane miary, takie jak rozmiar kodu lub czas wykonania. Dla optymalizacji sieci pod względem obciążeń czasowych oraz liczby instrukcji zawartych w poszczególnych blokach IP rozpatrywana jest sieci NoC o rozmiarach 6x6. Rozmiar omawianej struktury wynika z zestawienia kodera Speex o 4 różnych przepływnościach. Zaproponowano i przetestowano trzy algorytmy odwzorowujące rdzenie. Zaprezentowane algorytmy generują lokalnie najlepsze rozwiązania, dzięki wprowadzeniu funkcji heurystyki. Z punktu widzenia czasu realizacji zadań przez niezależne rdzenie, najmniejszy całkowity transfer uzyskano przy użyciu algorytmu drugiego. Z wykorzystaniem dodatkowego algorytmu balansującego uzyskano zmniejszenie standardowego odchylenia transferów na poziomie 20%. Otrzymane podczas badań wyniki dowodzą, że proces ustalenia odwzorowania bloków IP podczas projektowania sieci NoC jest niezwykle istotny. Efektywność i wydajność otrzymanego układu SoC może w dużej mierze zależeć od obranej strategii przydziału elementów funkcyjnych algorytmu DSP.
14
Flexible packet scheduling algorithm utilization for on-chip networks
Stolarski P., Mąka T., Dziurzański P.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 6
62-68
EN
A new scheduling QoS algorithm dedicated for Network on Chips is proposed. It offers the possibility of adapting the scheduling packages dynamically which influences the order of transmission. This possibility allows us to change the obtained delays of various traffic classes. The provided experimental results confirm the assets of the proposed method in comparison with other techniques implemented in the same platform in the considered range of applications.
PL
W pracy zaproponowano nowy algorytm kolejkowania uwzględniający jakość usług w sieciach wewnątrzukładowych. Umożliwia on dynamiczne harmonogramowanie pakietów wpływające na kolejność transmisji pakietów. Dzięki temu istnieje możliwość zmiany uzyskanego opóźnienia dla różnych klas ruchu. Zaprezentowane wyniki badań eksperymentalnych potwierdzają zalety proponowanej metody w porównaniu z innymi technikami realizowanymi na tej samej platformie w rozważanym zakresie zastosowań.
15
Content available Multi-core Audio Decoding System Based on Networks on Chip Architecture
Dziurzański P., Mąka T.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
475-476
EN
A heuristic core mapping dedicated to multi-path routing algorithm for mesh Network on Chip dedicated to popular stream-based audio decoder algorithms is proposed. The processing units performing stages of a number of decoders are mapped into 2D mesh nodes in order to balance and minimize the bandwidths of the structure links. The experimental results confirming the benefits of the proposed approach are provided.
PL
W artykule przedstawiono heurystyczny algorytm odwzorowywania aplikacji zdominowanych przez dane do struktury dwuwymiarowej sieci wewnątrzukładowej. Jednostki przetwarzające są odwzorowywane do sieci NoC w sposób zmniejszający i wyrównujący przepustowości magistral wewnątrzukładowych. Do wyznaczania tras użyto wielościeżkowego algorytmu routingu.
16
Static shape and core mapping selection for rectangular on-chip networks
Dziurzański P., Mąka T.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 4
169-171
EN
Despite numerous research in Network on Chip domain, the subjects of shape selection and core mapping algorithms have been not widely analysed. Thus, in this paper the influence of these factors for the bandwidth and efficiency of the synthesized chip realizing streaming video applications is presented. The obtained results show the shape selection process is an important factor in multi-core mapping scheme for streaming algorithms. Such strategy can increase overall efficiency leading to balanced flows in target device.
PL
Pomimo licznych badań prowadzonych w tematyce sieci wewnątrzukładowych (ang. NoC - Network on Chip), zagadnienia doboru kształtu i algorytmy odwzorowania rdzeni nie były dotychczas poddane szerszej analizie. W artykule został przebadany wpływ tych czynników na przepustowość i efektywność zsyntetyzowanych układów realizujących strumieniowe algorytmy wideo. Otrzymane wyniki pokazują, że dobór odpowiedniego kształtu sieci do aplikacji jest istotnym czynnikiem przy odwzorowaniu wielordzeniowych struktur układowych. Przedstawiona strategia może zwiększyć efektywność docelowego układu poprzez zbalansowanie przepływów.
17
Multi-core realization of audio decoders utilizing on-chip networks
Dziurzański P., Mąka T.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 5
67-70
EN
An approach for realization a NoC-based Multicore chips implementing audio decoder algorithms is presented in this paper. We utilize the proposed multi-path routing algorithm and heuristic algorithms for core mapping in order to balance transfers between cores in the target chip and minimize them in the final realization. The proposed approach are used for generating a NoC-based device model realizing three popular audio decoder algorithms. The experimental results confirming the applicability of proposed approach are provided.
PL
Zaprezentowano podejście do realizacji wielordzeniowych układów opartych na sieciach wewnątrzukładowych implementujących dekodery dźwięku. W tym celu zaproponowano wielościeżkowy algorytm rutingu oraz heurystyki do odwzorowanie rdzeni wyrównujących i zmniejszających transfery między rdzeniami w docelowym układzie. Omówione podejście zostało użyte do wygenerowana modelu układu realizującego trzy popularne algorytmy dekodowania dźwięku. Zaprezentowane badania eksperymentalne potwierdzają zalety proponowanego podejścia.
18
Content available Networks on Chip paradigm for iLBC Speech Decoder
Dziurzański P., Mąka T.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
104-105
EN
In modern hardware multimedia solutions, such as set-top boxes, there exists a trend of implementing numerous codecs in a single device. In this paper, we describe our attitude to mapping a set of decoder stages to a regular mesh structure, which consists of two techniques for decreasing number of cores and assigning IP blocks to NoC nodes.
PL
We współczesnych rozwiązaniach sprzętowych, takich jak STB (ang. set-top box), można zauważyć trend implementowania wielu kodeków w pojedynczym urządzeniu. W niniejszym artykule zostało opisane podejście odwzorowania zbioru funkcjonalnie niezależnych etapów dekodera iLBC do regularnej struktury sprzętowej, na które składają się dwa algorytmy pozwalające zmniejszyć liczbę bloków i przypisać te bloki do węzłów sieci wewnątrzukładowej.
19
System-level perspective of computation and communication refinement for a subpredictor-blending-based compression system
Dziurzański P., Ulacha G.
Elektronika : konstrukcje, technologie, zastosowania
|
2007
|
Vol. 48, nr 12
86-89
EN
The Electronic System Level (ESL) for modeling an architecture for lossless compression system on subpredictors blending is presented in this paper. We describe the reasons why system-level languages are appropriate for the design and provide some additional information on the state-of-the art synthesis from SystemC, the most popular ESL language. A brief description of the used compression technique has been provided, as well as some details on the Network-on-Chip architecture with packet-switching approach, utilized in the design. Experimental results show that the proposed algorithm is suitable for hardware realization and that the ESL synthesis is stable enough to apply it for similar projects.
PL
Opisano zastosowanie modelowania na elektronicznym poziomie systemowym ESL (ang. Electronic-System-Level) do projektowania architektury systemu bezstratnej kompresji danych, wykorzystującej metodę mieszania predyktorów. Przedstawiono powody, dla których poziom ESL jest odpowiedni dla projektu i dostarczono informacji na temat najpopularniejszego obecnie języka modelowania na poziomie ESL - SystemC. Opisano również pokrótce stosowaną metodę kompresji, a także paradygmat sieci wewnątrzukładowych (ang. Network-on-Chip), wykorzystujących przełączanie pakietów. Przedstawione badania eksperymentalne pokazują, że zaproponowany algorytm można korzystnie zaimplementować w sprzęcie oraz że synteza sprzętowa z poziomu ESL jest wystarczająco stabilna i możliwa do zastosowania w przypadku podobnych zadań.
20
Stream-based cores mapping strategies dedicated to Networks on Chip architecture
Mąka T., Dziurzański P.
Elektronika : konstrukcje, technologie, zastosowania
|
2007
|
Vol. 48, nr 7
8-11
EN
A new characteristic for measurement of Network on Chip architecture is proposed in this work. This characteristic, named multiplicity factor, depending on its parameter, can be used for obtaining the architecture with low number of connections or contention level. Experimental results, based on the popular iLBC speech decoder, confirm the usability of the proposed characteristic.
PL
W artykule została wprowadzona nowa miara jakości rozmieszczenia bloków własności intelektualnej w strukturze sieci wewnątrzukładowej. Proponowany parametr, nazwany współczynnikiem krotności, w zależności od parametru może zostać wykorzystany do otrzymania struktury ze zmniejszoną liczbą połączeń lub poziomem konfliktów. Badania eksperymentalne, przeprowadzone dla dekodera mowy iLBC, potwierdzają użyteczność proponowanego podejścia.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.