Wyniki wyszukiwania - BazTech

1

Przetwarzanie obrazów wysokiej rozdzielczości w układach FPGA

Gorgoń M.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

752-754

PL

W publikacji przedstawiono zarys problematyki akwizycji i transmisji obrazu wysokiej rozdzielczości. Omówiono architekturę kompleksowych systemów przetwarzania obrazów w kontekście implementacji w układach FPGA. Poruszono tematykę architektury toru wizyjnego. Pokazano zaproponowany i zestawione stanowisko do analizy obrazów wysokiej rozdzielczości. Pokazano osiągnięte rezultaty, wskazując na wysoką, możliwą do osiągnięcia wydajność układu FPGA jako procesora wizyjnego.

EN

The paper presents an outline of HD image acquisition and transmis-sion. Attention is paid to the video signal of high bit rate, transmitted from the digital video camera as a data stream. Interfaces between digital video cameras and accelerators card for image processing are listed. The paper discusses the architecture of complex, image processing, reconfigurable, FPGA-based systems. The author draws attention to the changing nature of calculations during the transition from image processing to image analysis. There is proposed a strategy for integration in FPGA both pipelined MISD (Multiple Instruction Streams Single Data Stream) architecture and MIMD (Multiple Instruction Streams Multiple Data Streams) parallel system for implementing calculations in a homogenous computing environment of FPGA resources. There is proposed a laboratory stand consisting of a set of devices for high-resolution image acquisition and processing using the Camera Link. There are given the experiment results. It should be noted that the actual bus throughput significantly differs from the maximum values defined in the specifications of the used standards. There are shown the limitations of communication interfaces used, whereas at the same time there is emphesized the high, achievable performance of the FPGA as a video processor.

2

Środowisko APSI wspomagające prototypowanie heterogeniczne modułów zawierających układy FPGA

Jamro E., Wiatr K.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 1

89-113

PL

Niniejszy artykuł opisuje system APSI (ang. Advanced Programmable Systems Interface) wspomagający projektowanie i uruchamianie modułów sprzętowych zawierających układ programowalny FPGA. Moduł sprzętowy jest kontrolowany za pomocą komputera PC oraz odpowiedniego środowiska programowego, przez co konieczne stało się zastosowanie heterogenicznego podejścia podczas projektowania, symulacji i testowania. Omawiany system składa się z czterech części: programowej, sprzętowej, symulacyjnej oraz testującej. W ramach części programowej zaproponowano dedykowany język skrypt APSI oraz jego interpreter ułatwiający komunikowanie się z poziomu komputera PC z modułem sprzętowym. W ramach części sprzętowej zaprojektowano moduły sprzętowe, napisane głównie w języku opisu sprzętu VHDL, umożliwiające łatwe komunikowanie się z innymi modułami kompatybilnymi z magistralą Wishbone lub magistralą OPB i środowiskiem EDK. W ramach części symulacyjnej zaproponowano procedurę symulacji heterogenicznej, umożliwiającą łatwą kosymulację dwóch niezależnych wspomnianych powyżej platform: programowej i sprzętowej. Aby umożliwić łatwe testowanie uruchamianych projektów sprzętowych zaprojektowano wewnętrzny analizator stanów logicznych LA_RCS, który umożliwia rejestrowanie i wizualizację przebiegów sygnałów wewnątrz układu FPGA. Środowisko APSI stanowi kompletny system zaproponowany i zaprojektowany w całości przez autorów niniejszej pracy. Zaproponowane oryginalne rozwiązania mogą stanowić podstawę do budowy lub modyfikacji podobnych systemów.

EN

This paper describes the Advanced Programmable System Interface (APSI), dedicated for FPGA-based boards connected to a PC. The APSI includes: the interpreter for dedicated script language to efficiently communicate with a FPGA-based board; heterogeneous hardware-software co-simulation to simulate either PC or hardware (FPGA-based board) sides; and internal logic state analyzer. The whole APSI system has been design by the authors and significantly seeds up development cycle for the FPGA-based designs. The proposed system contains several novel ideas, e.g. the concept of hardware-software co-simulation, internal logic state analyzer with data compression, clock enable and VHDL-based interface.

3

Modyfikacja algorytmów transformacji FDCT dla potrzeb kompresji obrazów implementowanej w układach FPGA

Dąbrowska A., Wiatr K.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 4

629-641

PL

Dyskretna transformacja kosinusowa DCT (ang. Discrete Cosinus Transform) jest jedną z podstawowych odmian algorytmów kodowania transformatorowego. Jest ona stosowana w standardowych algorytmach kompresji obrazu nieruchomego (JPEG) jak również w algorytmach kompresji obrazów ruchomych (MPEG, H.26x). W przypadku algorytmów kompresji obrazu dyskretnej transformacji kosinusowej poddawane są bloki 8x8 pikseli. W artykule przedstawiono podstawy i główne algorytmy realizacji transformacji DCT, ze szczególnym uwzględnieniem zagadnień dotyczących implementacji w układach programowalnych FPGA (XCV200BG352).

EN

The Discrete Cosine Transform (DCT) is one of the basic varieties of transform coding algorithms. DCT is used in standard algorithms of compression of still image (JPEG) and video compression algorithms (MPEG, H.26x). In case of compression's images algorithms there are used the blocs: 8x8 pixels. Paper presents basics and main algorithms of the DCT transform execution with special regard to issues of the implementation in programmable devices FPGA (XCV200BG352).

4

Implementacja sieci neuronowych w układach programowalnych FPGA dla potrzeb przetwarzania obrazów w czasie rzeczywistym

Wiatr K., Chwiej P.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 1

115-128

PL

Celem niniejszego artykułu jest przedstawienie możliwości implementacji wybranej sieci neuronowej do przetwarzania obrazów w układach programowalnych FPGA. Autorzy zakładają, że uczenie sieci neuronowej następuje w komputerze ogólnego przeznaczenia, natomiast implementacja w FPGA dotyczy sieci neuronowej już nauczonej. Sieć komórkowa łączy w sobie cechy sztucznej sieci neuronowej czyli przetwarzania informacji przy użyciu identycznych elementów i prostej strukturze oraz funkcji z modelem automatów komórkowych, czyli regularną budową i lokalnymi połączeniami międzyelementowymi. Charakterystyczne jest także to, że wagi połączeń są stałe, a sieć wykazuje charakter rekurencyjny. Ponadto sieć taka swoją strukturą dobrze odpowiada architekturze wewnętrznej układów programowalnych FPGA, dzięki czemu wyjątkowo korzystnie przebiega jej implementacja w takich strukturach. W artykule przedstawione zostaną przykładowe implementacje w układach programowalnych FPGA firmy Xilinx. W szczególności zostaną zaprezentowane maksymalne osiągnięte szybkości pracy zaimplementowanych sieci, wnoszone opóźnienie oraz związany z tymi sieciami koszt mierzony wielkością użytych zasobów wewnętrznych układu FPGA i odniesiony do szerokości bitowej słowa wejściowego.

EN

In this paper the implementation of fragment digital Cellular Neural Network (CNN) for image processing on the Field Programmable Gate Array (FPGA) and it's experiment results are present. The high processing speed of the network is use to provide real time processing. Results shows that the architecture CNN and FPGA and implementation has good corespondent. The above presented networks are configured in maximum values because, in reality, not all the coefficients of the pattern are nonzero. It is also unnecessary to record the coefficients in 8 bits. This solution occupies considerable area and decreases the system speed. In the analysis, We have introduced two kinds of network: for angle embossment and edge detection. They have 11 non- zero pattern coefficients and they characterize, in comparison to the preceding networks, in good speeds, at little waste of the system area. The speeds, even at 8 bit input and output do not fall below 20 MHz. For the angle embossment network the speed only slightly decreases during the bit increase. The use of the cellular image processor with the application of these networks gives a real chance for the physical utilization of the network. Summing up the results of our work, we can assert that cellular neural networks are suitable for the implementation in FPGA systems. However, the utilization of a network implemented in FPGA systems has to take place with cooperation with other systems. The construction of too large a neural network and its implementation in FPGA system, despite the possibility of using XC2V8000, is not a good solution because it considerably decreases the system speed.