Wyniki wyszukiwania - BazTech

1

Regułowy model logiczny rekonfigurowalnego sterownika logicznego do weryfikacji i syntezy

Grobelna I.

Studia Informatica

|

2012

|

Vol. 33, nr 1

59-75

PL

Artykuł przedstawia regułowy model logiczny rekonfigurowalnego sterownika logicznego opisanego za pomocą interpretowanej sieci Petriego, która jest formalną specyfikacją zachowania systemów dyskretnych. Model logiczny, jako abstrakcyjny opis, nadaje się zarówno do formalnej weryfikacji, jak i syntezy logicznej. W pracy są rozpatrywane różne warianty opisu reguł.

EN

The article presents rule-based logical model of reconfigurable logic controller, by means of Control Interpreted Petri Nets, which are formal specification of discrete systems behavior. Logical model, as an abstract description, is easy to formally verify and to synthesize. In the paper, various rules notations are discussed.

2

Projektowanie sterowników logicznych z wykorzystaniem łuków zezwalających i zakazujących sieci Petriego

Grobelna I., Grobelny M.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 7

605-607

PL

Artykuł dotyczy zagadnień związanych z projektowaniem sterowników logicznych z wykorzystaniem łuków zezwalających i zakazujących sieci Petriego. Zaproponowano nowatorskie podejście do regułowej specyfikacji sterownika logicznego, przygotowanej w postaci abstrakcyjnego autorskiego modelu logicznego dogodnego do formalnej weryfikacji modelowej oraz syntezy logicznej. Szczególną uwagę zwrócono tutaj na łuki zakazujące i zezwalające interpretowanych sieci Petriego, ich realizację w abstrakcyjnym modelu logicznym i interpretację w innej postaci specyfikacji zachowania sterownika logicznego - diagramach aktywności języka UML.

EN

The paper focuses on logic controller design using enabling and inhibitor arcs of Petri nets. There is proposed a novel original approach to rule-based specification of logic controller behaviour prepared as an abstract logical model suitable for formal verification and logic synthesis. Special interest is put on enabling and inhibitor (disabling) arcs of interpreted Petri nets, their realization in an abstract logical model and interpretation in other specification form - namely UML activity diagrams (in version 2.x). These arcs can be used for flow synchronization or controlled usage of shared resources. After a short introduction (Section 1), some basic concepts on logic controller specification are presented (Section 2), in particular considering (interpreted) Petri nets and UML (activity) diagrams. Usage of enabling and inhibitor arcs is shown on an example of the interpreted Petri net in Fig. 1 (transitions firing sequence in Fig. 2), followed by their representation in the proposed abstract rule-based logical model, its formal verification (using model checking technique) and synthesis (Section 3). The paper also proposes enabling and inhibitor arcs interpretation in UML activity diagrams (Section 4). Although direct representation of these arcs is not possible, the authors try to achieve an alternative solution which corresponds semantically to appropriate Petri net elements. Tab. 1 presents graphic representation of the considered arcs in interpreted Petri nets as well as in UML activity diagrams. The paper ends with a short summary (Section 5).

3

Mechanizm obsługi sytuacji wyjątkowych oraz ponownego wznowienia sterowania w hierarchicznych sieciach Petriego

Doligalski M., Adamski M.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 6

671-674

PL

Opis programów dla rekonfigurowalnych sterowników logicznych jest przeprowadzany z wykorzystaniem dualnej specyfikacji tego samego, abstrakcyjnego automatu współbieżnego opisanego zarówno diagramem maszyny stanów UML jak i skorelowanym z nim diagramem hierarchicznej sieci Petriego [2, 3]. W artykule pokazano sposób obsługi sytuacji wyjątkowych oraz ponownego wznowienia sterowania współbieżnego, hierarchicznego procesu dyskretnego przedstawionego modularną siecią Petriego. W literaturze przedmiotu dotyczącej sieci Petriego, brak jest spójnej i prostej metodologii wprowadzenia tego rodzaju funkcjonalności, znanej z teorii hierarchicznych map stanów wprowadzonej przez Harela i rozwiniętej w pracach Gajskiego [7, 8]. Dotychczasowe sposoby odwzorowania sytuacji wyjątkowych w sieciach Petriego, znane ze standardu UML, prowadzą do zerwania związku między prostotą odwzorowania algorytmu a jego sensownością i intuicyjnością. W pracy zaproponowano sposób obsługi sytuacji wyjątkowych polegający na wprowadzeniu do hierarchicznych sieci Petriego dodatkowych miejsc konfiguracyjnych (aktywnych i spoczynkowych). W przypadku prawidłowego funkcjonowania sterownika miejsca konfiguracyjne aktywnych modułów są oznakowane. W przypadku wystąpienia konieczności wstrzymania pracy układu, aktywne miejsce konfiguracyjne traci marker na rzecz spoczynkowych miejsc konfiguracyjnych. W przypadku wznowienia procesów po awarii, następuje powrót markerów do aktywnych miejsc konfiguracyjnych. W przypadku obsługi sytuacji krytycznej, konfiguracyjne miejsce aktywne przekazuje marker do miejsca konfiguracyjnego wywłaszczającego. Przeprowadzane jest opróżnienie z markerów wszystkich miejsc sterujących w sieci a wznowienie pracy powoduje wprowadzenie jej do stanu początkowego.

EN

The description of programs for reconfigurable logic controllers is performed with use of dual specification [5, 6], concurrent abstract state machine described both with the UML state machine diagram and correlated hierarchical Petri net [1, 2, 3]. The paper shows the exceptions handling mechanism and control resumption of the hierarchical concurrent binary process described by means of a modular Petri net. In the literature on Petri nets (Fig. 2), there is no coherent and simple methodology for introduction of this kind of functionality, known from the theory of hierarchical map of states introduced by Harel and developed in the work by Gajski [7, 8]. The paper proposes how to handle exceptions based on introducing additional configurational places (active and idle) into hierarchical Petri nets (Fig. 3). In the case of having to stop operation of the system, the active configurational place loses its marker for the idle configurational place. In the case of resumption processes after the failure (Fig. 6), markers will return to the active configurational places. In the case of an emergency (critical exceptions - Fig. 7.), the active configurational place moves a marker to the resumption configurational place. Evacuation of all markers in the control places of the network and resumption of the net work to its original state are carried out. In the paper the possibility and desirability of implementing a new method of exceptions handling in a binary logic controller for productive is presented.

4

Specyfikacja sterowników cyfrowych zorientowana na niezawodność

Doligalski M., Adamski M.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

671-674

PL

W artykule przedstawiono wdrażaną metodę projektowania rekonfigurowalnych sterowników logicznych, ukierunkowaną na jakość behawioralnej specyfikacji, a tym samym niezawodność pracy. Zamierzone funkcjonowanie sterownika jest opisane z wykorzystaniem równocześnie dwóch dualnych języków graficznych: diagramu maszyny stanów UML oraz komplementarnej sieci Petriego. Synergia spowodowana dwoma wzajemnie się uzupełniającymi podejściami do behawioralnego opisu tego samego sterownika daje szansę na otrzymanie uwiarygodnionej specyfikacji już we wstępnej fazie projektowania.

EN

In the paper quality oriented approach to the design of digital embedded reconfigurable controllers is presented. The behaviour of a logic controller is described by means of dual related graphical languages: UML State machine diagram and Petri Net graph. The first one is well accepted among designers from the electronic industry, the second one among control engineers taking the advantage from similarities between Petri nets and Sequential Function Charts (SFC). The synergy of the view from two sides into the same project gives a chance to obtain validated specification at the design process beginning. It is shown in the second paragraph. Comparison of elementary models (Tab. 1) and design process with use of the dual specification (Fig. 1) are also presented. The third paragraph deals with mutual conversion of the elementary elements (Tab. 2) and shows their subsets in the form of class diagrams (Figs. 2 and 3). An example of the logic controller dual specification (Figs. 4 and 5) is given in the fourth paragraph. The practical use of dual specification is contingent upon implementation of tools for performing the conversion process in an automatic way.