Wyniki wyszukiwania - BazTech

1

Jumping-Jack - implementation of the game in programmable logic device

Tyburski J.

Measurement Automation Monitoring

|

2018

|

Vol. 64, No. 1

17--19

EN

This paper concerns the manner and results of Jumping-Jack video game implementation performed with the use of programmable logic device. The implementation corresponds to a non-memory approach involving only the logical resources of mentioned device. What is more, it is referred to the creation of the game from scratch. Selected aspects of the implementation are presented, as well as the information about the hardware and software used for the process. Furthermore, the usability of the achieved solution is considered and the possible ways of the solution development are listed. The organization of the paper is as follows: in chapter 1 the description and screen of the game are shown. In chapters 2 to 4 the graphics details of the implemented game are provided. In chapters 5 to 7 the implementation process, its results and the final conclusions are described.

2

Układ stabilizacji temperaturowej zestawu niezależnie pracujących diod laserowych

Zając A., Gryko Ł., Gilewski M.

Przegląd Elektrotechniczny

|

2015

|

R. 91, nr 2

196-198

PL

W publikacji zawarto techniczne aspekty zasilania diod laserowych. Przedstawione zostały również autorskie rozwiązania stabilizacji termicznej diod laserowych w układzie sprzężenia zwrotnego, zrealizowany elektroniczny układ stabilizatora oraz cyfrowy system sterujący jego pracą.

EN

In the paper was presented the technical aspects for supply of laser diodes. Article includes author's solutions of thermal stabilization of laser diodes in the system of feedback circuit, implemented an electronic stabilization set and a digital control system of its work.

3

Ultrasonic flow measurement with high resolution

Grzelak S., Czoków J., Kowalski M., Zieliński M.

Metrology and Measurement Systems

|

2014

|

Vol. 21, nr 2

305--316

EN

The ultrasonic flowmeter which is described in this paper, measures the transit of time of an ultrasonic pulse. This device consists of two ultrasonic transducers and a high resolution time interval measurement module. An ultrasonic transducer emits a characteristic wave packet (transmit mode). When the transducer is in receive mode, a characteristic wave packet is formed and it is connected to the time interval measurement module inputs. The time interval measurement module allows registration of transit time differences of a few pulses in the packet. In practice, during a single measuring cycle a few time-stamps are registered. Moreover, the measurement process is also synchronous and, by applying the statistics, the time interval measurement uncertainty improves even in a single measurement. In this article, besides a detailed discussion on the principle of operation of the ultrasonic flowmeter implemented in the FPGA structure, also the test results are presented and discussed.

4

Sprzętowa realizacja programu sterowania w strukturach FPGA

Mocha J., Kania D.

Przegląd Elektrotechniczny

|

2012

|

R. 88, nr 12a

95-100

PL

W artykule przedstawiono oryginalną metodę realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram) w strukturach programowalnych. Istota przedstawionego w artykule rozwiązania tkwi w oryginalnym algorytmie wyszukiwania sekwencyjności i równoległości zdarzeń, które opisane są za pomocą tzw. grafu kolejności segmentów. Graf ten stanowi pomost pomiędzy opisem programu sterowania w postaci LD a opisem struktury w postaci języka opisu sprzętu.

EN

The paper presents an original method of implementing control programs, represented in Ladder Diagram (LD) format, in Programmable Logic Devices. The essence of the solution proposed in the paper consists in an original algorithm of extracting events that have to be processed sequentially, or can be processed concurrently. For this purpose a Network Ordered Graph is used. The graph is a link between a control algorithm described in Ladder Diagram, and the same algorithm described in Hardware Description Language (HDL).

5

Metoda sprzętowej realizacji programu LD z wykorzystaniem układów FPGA

Mocha J., Kania D.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 1

88-92

PL

W artykule przedstawiono oryginalną metodę sprzętowej realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram). Zaprezentowaną ideę można wykorzystać do realizacji układów sterowania w strukturach programowalnych FPGA (ang. Field Programmable Gate Array). Szczególny nacisk położono na efektywne wykorzystanie naturalnej współbieżności cechującej język LD. Opracowana metoda wykorzystuje dwa rodzaje grafów: graf następstw oraz graf pierwszeństwa, które są wynikiem analizy programów sterowania opisanych w języku LD. Efektem analizy programu jest struktura układu, który może być bezpośrednio implementowany w strukturach FPGA.

EN

The paper presents an original method of hardware processing of control programs defined in the Ladder Diagram (LD) format. The objective of the method is to process a control program in parallel to a maximum extent, using hardware resources in an FPGA structure. Thanks to this a radical speed-up of program processing is obtained [3]. An important problem is ensuring identicalness of the results generated by the proposed hardware implementation and those generated by a classical PLC processing a control program in a serially-cyclic manner. The methods presented in literature so far either do not ensure such identicalness [4] or are not efficient in terms of resources usage [5, 6]. The proposed approach is presented using a simple example program described in the LD format (Fig. 2). The method exploits the Dependency Graph (DG) concept defined in [7] (Fig. 4). Because of a not natural way of assigning directions to Dependency Graph edges, a new concept of graph was proposed - the Succession Graph (Fig. 5). The Succession Graph does not, however, contain full information about the sequence of networks in the program. So another kind of graph was defined - the Priority Graph (Fig. 7). Basing on the two proposed graphs, one can determine which networks of the program can be processed concurrently and which must be processed sequentially. The result of analysis of the program is a circuit structure which can be directly implemented in an FPGA (Fig. 9). The method presented is a starting point for the future research, concerning efficient implementation of control programs in programmable structures.

6

Cost-effective image acquisition system for precise PC-based measurement

Pribula O., Sedivy J., Fischer J.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 7

259-263

EN

Image sensors based on the CMOS technology became commonly used sources of image information in PC-based vision systems. Image information is converted directly on the chip to a stream of synchronous digital data which can be transferred to a PC using the cost-effective interface introduced in this contribution. The CMOS image sensor together with the developed interface can be considered as a simple image acquisition system - USB camera matching all features of distributed image acquisition and processing model described in this article. Concept of the USB camera is enhanced by additional data merged with each image frame transferred to the PC. This feature makes the developed device suitable for tasks where the precise timing of image acquisition together with an external synchronization is required. Based on the VHDL model of the used CMOS image sensor and the designed PC interface with the USB driver, the critical timing and maximal USB data throughput limitations are analyzed and discussed.

PL

Informacja o obrazie z czujnika obrazu typu CMOS jest bezpośrednio przetwarzana w strumień transferowany do komputera. Kamera USB może być traktowana jako system pobierania i przetwarzania informacji. W artkule analizowany jest taki system, a szczególnie timing i szybkość przepływu danych.

7

Zastosowanie układów FPGA w konstrukcji przepływomierzy ultradźwiękowych

Zaworski Ł., Kowalski M., Zieliński M.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 12

1511-1514

PL

Przepływomierze ultradźwiękowe mierzące różnicę czasu przelotu impulsu przez medium stanowią jedną z dwóch najbardziej rozpowszechnionych grup przepływomierzy. W artykule tym została przedstawiona konstrukcja systemu pomiaru odcinka czasu zaimplementowanego w strukturze programowalnej FPGA jak również metoda kalibracji i wyznaczenia rozdzielczości przetwornika czas/cyfra w trakcie pomiaru. Takie rozwiązanie zapewnia niewrażliwość układu na czynniki zewnętrzne (temperatura), oraz skrócenie czasu pomiaru, a tym samym redukcję poboru energii, co jest atutem przy zasilaniu bateryjnym.

EN

The ultrasonic flowmeter market is the fastest-growing market in any flowmeter type, and transit-time flowmeters have the largest share in that market. One of the fundamental parts of a transit-time ultrasonic flowmeter is a time measurement circuit, often implemented in CMOS ASIC. This paper describes an application of a low-power FPGA device to the transit-time flowmeter time measurement circuit. The main problem discussed in this work is calibration of a delay line in TDC implemented in a FPGA device. The time- and resource-consuming code density testing is undesirable for mass production devices. In this paper a fast and simple method for calibration is proposed. The method is based on measurement of the clock period length [5] and analysis of the data; therefore, it does not require implementation of any additional circuits in the device. A resolution of TDC is estimated by (2), when I_T is the largest state of a decoder in measurement series, and T_0 is clock period. The method uncertainty is larger than that of the code density test, but the method requires virtually no resources and takes less time - under certain conditions the calibration can be performed simultaneously with the measurement. At the end the measurement results and the conclusions are presented.

8

Wykorzystanie własności układu sterującego w układach CPLD

Barkalov A., Titarenko L., Chmielewski S.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 8

854-857

PL

W artykule przedstawiono metodę syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci, która jest ukierunkowana na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego.

EN

A method for decreasing the number of programmable array logic (PAL) macrocells in a logic circuit of the Moore finite-state-machine (FSM) is proposed. Programmable logic devices are nowadays widely used for implementation of control units (CU). The problem of CU optimization is still actual in computer science and its solution enables reduce the cost of the system. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing the digital system performance. An example of application of the proposed method is given. A control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of the FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It allows using different sources for representation of a current state code.

9

Emisja zaburzeń elektromagnetycznych przez systemy mikroprocesorowe implementowane w układach programowalnych FPGA

Mocha J., Woźnica T.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 3

157-160

PL

W artykule przedstawiono porównanie emisji zaburzeń elektromagnetycznych przewodzonych oraz promieniowanych (pomiar wzorowany na normie IEC 61967), dwóch systemów mikroprocesorowych zaimplementowanych w układzie programowalnym FPGA. Do budowy obu systemów mikroprocesorowych wykorzystano ten sam mikroprocesor, wykonujący ten sam program. Jeden system został całkowicie zaimplementowany z wykorzystaniem zasobów układu programowalnego, natomiast drugi z wykorzystaniem zewnętrznej pamięci programu.

EN

The paper presents a comparison of conducted and radiated electromagnetic emission (the measurement based on the IEC 61967 standards) generated by two microprocessor systems implemented in a Field Programmable Gate Array (FPGA). The same CPU core executing the same program was used in both systems. One of the systems was build using only internal resources of the FPGA, while the other used external SRAM as the program memory.

10

Zmniejszenie zużycia makrokomórek PAL w realizacjach układowych automatów Moore'a

Barkalov A. A., Titarenko L., Chmielewski S.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 11

1375-1377

PL

W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.

EN

The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.

11

Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moore'a

Barkalov A., Titarenko L., Chmielewski S.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

714-717

PL

W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.

EN

A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.

12

Transkoder BCD/7-segment z dodatkowym zabezpieczeniem

Michalak S.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

775-776

PL

W artykule przedstawiono projekt prostego dekodera (transkodera) kodu BCD/7-segment, którego podstawowa funkcja została rozszerzona o nietypową cechę zabezpieczania poprawności sekwencyjnego sterowania wyświetlacza 7-segmentowego LED. Idea zaprojektowania takiego układu oraz wykorzystania struktury programowalnej, wynikła z konieczności zastosowania w dydaktycznym laboratorium mikroprocesorowym, układu wyświetlającego podgląd zawartości rejestrów mikroprocesora. Prezentowany, prosty układ, jest z powodzeniem stosowany jako uzupełnienie podstawowego modułu edukacyjnego STK500.

EN

In this paper the project of a simple, smart BCD to 7-segment decoder is presented. The basic decoder function (coding 4 input BCD lines to 7 output lines for LED display) was extended to an atypical function, protection of proper driving a 4-digit, 7-segment LED display. A special attention was paid to the circuit simplicity, use of the minimum number of devices and low power consumption. The schematic diagram is shown in Fig. 1. The main idea was to use not only data signals (D0..D4), but also additional four signals (D4..D7), which were typically used for driving switching transistors and digits multiplexing. The logic function for 8 inputs and 8 outputs was designed in a programmable logic device. But the function described in that way could not be realised in the basic structure GAL16V8. The next idea was to use an internal OE line for driving the output inverter in each macrocell (Fig. 2). The program was designed in CUPL and compiled in WinCupl environment. The simulation results in WinSim are shown in Fig.3, whereas the final effect is depicted in Fig. 4. Since the presented circuit was designed for cooperation with a microcontroller educational board and was supplied with this board, it was very important to minimise the power (current) consumption. Hence, Atmel AFT16V8BQL was selected for the final version.

13

Wykorzystanie przesuniętych w fazie sygnałów zegarowych do redukcji zaburzeń elektromagnetycznych w układach FPGA

Mocha J., Kania D., Woźnica T.

Przegląd Elektrotechniczny

|

2009

|

R. 85, nr 7

200-202

PL

W artykule przedstawiono metodę redukcji zaburzeń elektromagnetycznych emitowanych przez układ FPGA. Istota metody polega na wykorzystaniu sygnałów zegarowych przesuniętych względem siebie o ? okresu oraz elementów rozwiązań charakterystycznych dla architektury typu GALS. Do generacji sygnałów zegarowych, wykorzystano dostępne w układach FPGA firmy XILINX, bloki zarządzania sygnałem zegarowym DCM. Przydatność praktyczna zaproponowanego rozwiązania, została zweryfikowana przez pomiar zaburzeń elektromagnetycznych układu testowego.

EN

The paper presents an idea of reducing electromagnetic emission with use of globally asynchronous locally synchronous design methodology. The presented idea is dedicated to Xilinx-type FPGAs. A Digital Clock Manager (DCM) is used for generating four phase-shifted clock signals. The idea can easily be applied to existing synchronous circuits. The measurements proof usefulness of the presented design methodology.

14

Część sprzętowa uniwersalnego stanowiska testującego

Mocha J., Łaskarzewski Z.

Elektronika : konstrukcje, technologie, zastosowania

|

2008

|

Vol. 49, nr 11

184-186

PL

W pracy przedstawiono budowę sprzętową uniwersalnego stanowiska testującego, przeznaczonego do końcowych elektrycznych testów urządzeń elektronicznych opuszczających linię produkcyjną. Na wstępie przedstawiono pokrótce metodykę testowania elektrycznego (testowanie funkcjonalne, ICT, kombinowane) oraz założenia projektowe, jakie musi spełniać zaprojektowana część sprzętowa testera. W dalszej części pracy przedstawiono architekturę testera, wraz z opisem budowy jego poszczególnych bloków oraz opisem zaprojektowanego obwodu drukowanego. Przedstawiona część sprzętowa stanowiska testującego jest zasadniczym elementem całego systemu, którym steruje oprogramowanie uruchamiane na komputerze PC. Do komunikacji pomiędzy testerem, a oprogramowaniem sterującym wykorzystana została sieć Ethernet oraz protokół TCP/IP.

EN

The paper describes construction of the universal in-circuit tester. It is dedicated for final testing of electronic devices after manufacturing. There are presented basic methodologies of electrical tests (functional testing, in-circuit testing, mixed). There are also given design requirements for the tester and its architecture in detail including description of each functional block and the PCB design. Presented tester is the fundamental component of the testing system. It works under control of a program running on a PC. The tester uses the Ethernet network and the TCP/IP protocol for control and data transmission.

15

Metodyka budowy specjalizowanych układów SRD w językach opisu sprzętu

Firląg K., Kawalec P.

Prace Naukowe Politechniki Warszawskiej. Transport

|

2007

|

z. 62

111-119

PL

W artykule przedstawiono problematykę budowy specjalizowanych układów sterowania ruchem drogowym w językach opisu sprzętu. Dokonano prezentacji narzędzi do projektowania i realizacji urządzeń cyfrowych w programowalnych strukturach logicznych. na przykładzie sterownika lokalnego ruchu drogowego przedstawiono metody specyfikacji urządzeń sterowania ruchem w jezyku VHDL, ze szczególnym uwzględnieniem metod i narzędzi weryfikujących ich poprawność. Zaprezentowano proces przejścia z opisu funkcjonalnego układu do jego rzeczywistego modelu oraz sposób realizacji prototypu urządzenia. Dla otrzymanego prototypu sterownika ruchu drogowego wyznaczono parametry niezawodnościowe.

EN

In the article a methodology of building specialized traffic control devices in hardware description language has been presented. Computer aided design and building tools to digital devices in programmable logic devices have been presented. Methods of local traffic control device specification written in VHDL language has been presented, with special attention paid on methods and tools used to verify validity of methods mentioned above. Tha stage of transition from functional description into real model and the method of building a device prototype have been presented as well. For the obtained prototype of traffic control devices reliability measures have been calculated.

16

Wykorzystanie układów FPGA do sterowania siłowników łożyska magnetycznego

Gosiewski Z., Kulesza Z.

Pomiary Automatyka Robotyka

|

2007

|

R. 11, nr 2

PL

Układy FPGA to rodzaj półprzewodnikowych programowalnych układów logicznych. W odróżnieniu od układów specjalizowanych, tzw. ASIC, działanie układu FPGA zależy od liczby i rodzaju użytych bloków logicznych oraz od wykonanych pomiędzy tymi blokami połączeń. Podstawową zaletą zastosowania układów FPGA jest znacznie wyższa szybkość przetwarzania w porównaniu do specjalizowanych procesorów sygnałowych DSP oraz niewielkie koszty i większa elastyczność w porównaniu z układami ASIC. W artykule zaprezentowano przykład wykorzystania układu FPGA firmy Xilinx do sterowania siłownikami łożyska magnetycznego. Omówiono problemy przed jakimi staje i decyzje jakie musi podjąć projektant zajmujący się implementacją danego algorytmu w układzie FPGA.

EN

FPGA devices are a kind of semiconductor programmable logic devices. As opposed to their counterparts, the specialized ASIC devices, the FPGA devices operation depends on the type and the number of the logical blocks used and on the hierarchy of the interconnects between the blocks. The main advantages of the FPGA devices in this case are higher performances than in specialized digital signal processors (DSPs), lower costs and higher flexibility than in ASIC devices. In the article we present the example implementation of the Xilinx’s FPGA chip as the controller of the magnetic bearing actuators. We discuss the problems that should be solved and the decisions that should be taken by the designer who wants to implement the given algorithm in an FPGA device.

17

Projektowanie skończonego automatu stanów z wyjściami typu Mealy'ego z transformacją kodów obiektów w systemie funkcji wzbudzeń

Barkalov A. A.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 6 bis

32-34

PL

W artykule została zaprezentowana metoda optymalizacji kosztu układu logicznego skończonego automatu stanów z wyjściami typu Mealy'ego. Metoda opiera się na transformacji kodów obiektów w systemie funkcji wzbudzeń przerzutników. Jako obiekt automatu Mealy'ego rozumie się wewnętrzny stan automatu i zbiór mikrooperacji. Głównym założeniem jest aby stan wewnętrzny był reprezentowany jako funkcja zbioru mikrooperacji i identyfikatorów. Zastosowanie metody łączy się z wykorzystaniem specjalnego konwertera kodu w układzie logicznym automatu stanów.

EN

The method of optimization of the cost of logical circuit of Mealy finite-state-machine is proposed. Method is based on the transformation of the objects codes in the system of excitation functions of flip-flops. The objects of Mealy FSM are internal states and sets of microoperations. The main idea is to express the states as some functions of the sets of microoperations and identifications. The application of the method is connected with applying of special code converter in the logic circuit of the logic circuit of FSM.

18

Implementacja filtrów cyfrowych o skończonej odpowiedzi impulsowej (FIR) w układzie FPGA

Pawlak S.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 6 bis

47-49

PL

Artykuł przedstawia wyniki badań w zakresie implementacji filtrów cyfrowych o skończonej odpowiedzi impulsowej (FIR) w układzie FPGA. Wykonane zostało porównanie parametrów czasowych oraz zużycia zasobów sprzętowych wybranych architektur filtrów cyfrowych.

EN

This paper describes implementation of a digital Finite Impulse Response.(FIR) filters in the Field Programmable Gate Array (FPGA) device. Parameters of different architectures of digital FIR filters were compared.

19

Modyfikacja algorytmów transformacji FDCT dla potrzeb kompresji obrazów implementowanej w układach FPGA

Dąbrowska A., Wiatr K.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 4

629-641

PL

Dyskretna transformacja kosinusowa DCT (ang. Discrete Cosinus Transform) jest jedną z podstawowych odmian algorytmów kodowania transformatorowego. Jest ona stosowana w standardowych algorytmach kompresji obrazu nieruchomego (JPEG) jak również w algorytmach kompresji obrazów ruchomych (MPEG, H.26x). W przypadku algorytmów kompresji obrazu dyskretnej transformacji kosinusowej poddawane są bloki 8x8 pikseli. W artykule przedstawiono podstawy i główne algorytmy realizacji transformacji DCT, ze szczególnym uwzględnieniem zagadnień dotyczących implementacji w układach programowalnych FPGA (XCV200BG352).

EN

The Discrete Cosine Transform (DCT) is one of the basic varieties of transform coding algorithms. DCT is used in standard algorithms of compression of still image (JPEG) and video compression algorithms (MPEG, H.26x). In case of compression's images algorithms there are used the blocs: 8x8 pixels. Paper presents basics and main algorithms of the DCT transform execution with special regard to issues of the implementation in programmable devices FPGA (XCV200BG352).

20

Design of Mealy Finite-state Machines with the Transformation of Object Codes

Barkalov A. A., Barkalov A. A., Jr.

International Journal of Applied Mathematics and Computer Science

|

2005

|

Vol. 15, no 1

151-158

EN

An optimization method of the logic circuit of a Mealy finite-state machine is proposed. It is based on the transformation of object codes. The objects of the Mealy FSM are internal states and sets of microoperations. The main idea is to express the states as some functions of sets of microoperations (internal states) and tags. The application of this method is connected with the use of a special code converter in the logic circuit of an FSM. An example of application is given. The effectiveness of the proposed method is also studied.