PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 17

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  power dissipation
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Low Leakage and Robust Sub-threshold SRAM Cell Using Memristor
Mustaqueem Zeba, Ansari Abdul Quaiyum, Akram Md Waseem
International Journal of Electronics and Telecommunications
|
2022
|
Vol. 68. No. 4
667--676
EN
This work aims to improve the total power dissipation, leakage currents and stability without disturbing the logic state of SRAM cell with concept called sub-threshold operation. Though, sub-threshold SRAM proves to be advantageous but fails with basic 6T SRAM cell during readability and writability. In this paper we have investigated a non-volatile 6T2M (6 Transistors & 2 Memristors) sub-threshold SRAM cell working at lower supply voltage of VDD=0.3V, where Memristor is used to store the information even at power failures and restores previous data with successful read and write operation overcomes the challenge faced. This paper also proposes a new configuration of non-volatile 6T2M (6 Transistors & 2 Memristors) subthreshold SRAM cell resulting in improved behaviour in terms of power, stability and leakage current where read and write power has improved by 40% and 90% respectively when compared to 6T2M (conventional) SRAM cell. The proposed 6T2M SRAM cell offers good stability of RSNM=65mV and WSNM=93mV which is much improved at low voltage when compared to conventional basic 6T SRAM cell, and improved leakage current of 4.92nA is achieved as compared.
2
Straty mocy w nożowych wkładkach topikowych NH
Łapczyński Sebastian, Szulborski Michał
Elektro Info
|
2021
|
nr 4
36--39
PL
Wkładki topikowe NH stosowane są jako zabezpieczenie instalacji elektrycznych niskiego napięcia prądu przemiennego (obiekty przemysłowe, mieszkaniowe oraz biurowe) zarówno w sieciach publicznych, jak i prywatnych. Wkładka topikowa jest typowym urządzeniem elektrycznym, które pobiera energię elektryczną i zamienia ją w energię cieplną podczas przepływu prądu elektrycznego. Pobór mocy przez zabezpieczenie nie powinien przekraczać określonych wartości, ze względu na typ oraz napięcie znamionowe, tak jak zostało to sformułowane w normie PN-HD 60269-2. Dane techniczne będące w posiadaniu grupy ETI (opracowanie własne) oraz inne źródła stwierdzają jednoznacznie rosnącą wartość strat mocy w odniesieniu do rosnących wartości napięcia oraz prądu znamionowego wkładki topikowej.
3
Content available Low Power and Improved Speed Montgomery Multiplier using Universal Building Blocks
Velrajkumar P., Senthilpari C., Francisca J. Sheela, Raj T. Nirmal
International Journal of Electronics and Telecommunications
|
2019
|
Vol. 65, No. 3
477--483
EN
This paper describes the arithmetic blocks based on Montgomery Multiplier (MM), which reduces complexity, gives lower power dissipation and higher operating frequency. The main objective in designing these arithmetic blocks is to use modified full adder structure and carry save adder structure that can be implemented in algorithm based MM circuit. The conventional full adder design acts as a benchmark for comparison, the second is the modified Boolean equation for full adder and third design is the design of full adder consisting of two XOR gate and a 2-to-1 Multiplexer. Besides Universal gates such as NOR gate and NAND gate, full adder circuits are used to further improve the speed of the circuit. The MM circuit is evaluated based on different parameters such as operating frequency, power dissipation and area of occupancy in FPGA board. The schematic designs of the arithmetic components along with the MM architecture are constructed using Quartus II tool, while the simulation is done using Model sim for verification of circuit functionality which has shown improvement on the full adder design with two XOR gate and one 2-to-1 Multiplexer implementation in terms of power dissipation, operating frequency and area.
4
Modelowanie procesów fizycznych mikroprocesor-otoczenie dla zwiększenia wydajności obliczeniowej
Marzec P., Fluder P., Kos A.
Elektronika : konstrukcje, technologie, zastosowania
|
2017
|
Vol. 58, nr 9
41--44
PL
W artykule autorzy opisują modelowanie elektrotermiczne dla nowej metody kontroli temperatury procesora, w której nowością jest użycie dodatkowego czujnika temperatury na radiatorze. Wykorzystując model dla systemu procesor – radiator – otoczenie wyliczona została funkcja mocy procesora, która ma zapewnić stabilizację temperatury. Uwzględnia ona zmienne warunki odprowadzania ciepła, dzięki czemu możliwe jest zwiększenie wydajności obliczeniowej procesora bez zwiększenia jego temperatury.
EN
In the article the authors present an electro-thermal modeling for new method of microprocessors control in which the novelty is an additional sensor placed on heat sink. Using processor-heat sink-ambient model analytical form of power function was calculated which is able to be used for stabilization of processor temperature. This function takes into account changing outer conditions and finally leads to increase of processor throughput.
5
Content available remote Kodowanie stanów energooszczędnych automatów sekwencyjnych wykorzystujące algorytm Kernighana-Lina
Kajstura K., Kania D.
Przegląd Elektrotechniczny
|
2015
|
R. 91, nr 5
155-158
PL
W artykule przedstawiono oryginalny dekompozycyjny algorytm kodowania stanów wewnętrznych automatów skończonych, który ukierunkowany jest na minimalizację poboru mocy. W kolejnych krokach następuje podział grafu stanowiącego probabilistyczny opis automatu realizowany za pomocą zmodyfikowanego algorytmu Kernighana-Lina. Wyniki eksperymentów wskazują, że opracowana metoda kodowania prowadzi do redukcji poboru mocy oraz zmniejszenia powierzchni układu.
6
Analiza własności energetycznych wielopoziomowych dekoderów n-na-2n w technologii CMOS
Brzozowski I., Dziurdzia P., Kos A.
Elektronika : konstrukcje, technologie, zastosowania
|
2014
|
Vol. 55, nr 12
21-24
PL
W artykule przedstawiono wyniki oceny parametrów energetycznych i ich analizę dla wielopoziomowych dekoderów n-na-2n linii zaprojektowanych w technologii CMOS UMC 180 nm. Do rysowania topografii opracowano uniwersalną metodę. Projektowanie układu jest szybkie i łatwe dzięki specjalnie wykonanej bibliotece komórek oraz opracowaniu sposobu ich układania. Wykorzystując przygotowane bloki składowe zaprojektowano kilka dekoderów poczynając od realizacji jednopoziomowej, przez wszystkie możliwe rozwiązania, kończąc na maksymalnej liczbie poziomów. Tak zaprojektowane topografie poddano ocenie ich parametrów - czasowych i energetycznych. W szczególności pobór mocy analizowano z uwzględnieniem rozszerzonego modelu energetycznego układu cyfrowego, który bazuje na analizie zmian wektorów wejściowych układu zamiast zwykłej aktywności przełączeniowej poszczególnych sygnałów. Dzięki temu możliwe jest uwzględnienie drobnych subtelności podczas analizy energetycznej układu, a także porównanie różnych rozwiązań dla z góry określonych warunków pracy układu. Wyniki tych badań pozwalają wyciągnąć wnioski co do praktycznych zaleceń projektowania topografii dekoderów.
EN
In the paper authors present the results of the assessment of energy parameters and analysis for the multi-level n-to-2n-lines designed in CMOS 180 nm UMC. Special universal method for drawing of decoders layouts was developed. Design of circuits is quick and easy thanks to a specially made library of cells. The way to placing of cells was developed too. Using prepared building blocks a few decoders are designed starting from the implementation of the single-level, through all the possible solutions, ending with the maximum number of levels. Designed layouts were assessed under energy and time parameters. In particular, the power consumption was analysed taking into account the extended power model of a digital circuit. The model is based on analysis of changes in input vectors instead of the traditional switching activity of input signals. This allows possibility to take into account the fine subtleties of the circuit energy analysis, as well as a comparison of different solutions for given conditions of the circuit work. The results of these investigation allow to draw conclusions about the practical recommendations for design of decoders layouts.
7
Content available Designing Method of Compact n-to-2ⁿ Decoders
Brzozowski I., Zachara Ł., Kos A.
International Journal of Electronics and Telecommunications
|
2013
|
Vol. 59, No. 4
405-413
EN
What decoder is, everyone knows. The paper presents fast and efficient method of layouts design of n-to-2ⁿ -lines decoders. Two scenarios of layout arrangement are proposed and described. Based on a few building blocks only, especially prepared, and appropriate procedure of their placement, a decoder of any size can be build. Layouts of all needed fundamental blocks were designed in CMOS technology, as standard library. Moreover, some important parameters, such area, power dissipation and delay, were assessed and compared for decoders designed with proposed method and traditional. Power consumption were considered under extended model, which takes into account changes of input vectors, not only switching activity factor. All designs were done in UMC 180 CMOS technology.
8
Content available Finite state machines power dissipation classification
Grześ T.
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
|
2012
|
Z. 9
31-44
EN
Reduction of the power consumption of digital system can be obtained in many ways. Integrated circuits fabricated in CMOS technology consume power when the state of the output of logic element (gate or ?ip-?op) changes into opposite. Therefore minimizing the number of such changes lead to a reduction of the power consumption. In this paper is presented research of dependence the power dissipation infinite state machines (FSMs) on both probabilities of ones on input lines and probabilities of changes in the input value. The classification scheme for graphs obtained for those dependencies is also proposed. This classification can be used for testing the results of the power reduction process as well as testing the behavior of finite state machine while changing the statistical properties of input signals. Proposed classification can also be used for developing new methods and algorithms of reducing the power dissipation infinite state machines.
PL
Zmniejszenie zużycia energii układu cyfrowego można uzyskać na wiele sposobów. Układy scalone wykonane w technologii CMOS zużywają moc, gdy stan na wyjściu elementu logicznego (bramki lub przerzutnika) zmienia się na przeciwny. Dlatego ´ zmniejszenie liczby takich zmian prowadzi do zmniejszenia zużycia energii. W niniejszym artykule zaprezentowano badania zależności mocy pobieranej przez automat sko ńczony od prawdopodobieństw występowania jedynek logicznych na liniach wejściowych i prawdopodobieństwa zmiany wartości na liniach wejściowych. Zaproponowano również klasyfikację wykresów uzyskanych dla wymienionych zależności. Klasyfikacja ta może być zastosowana do oceny wyników procesu redukcji energii oraz sprawdzenia zachowania automatu skończonego przy zmianie właściwo ści statystycznych sygnałów wejściowych. Zaproponowana klasyfikacja może być również użyta do stworzenia nowych metod i algorytmów zmniejszenia poboru mocy w automatach skończonych.
9
Overheat security system for high speed embedded systems
Frankiewicz M., Gołda A., Kos A.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 12
24-26
EN
The paper describes basics and design of the Temperature-Controlled Oscillator for high frequency processors which work is based on information of present chip temperature. The task of the circuit is to stabilise required value of temperature of the silicon die and ensure safe work of the processor. The circuit consists of: temperature sensor, ring oscillator and some additional blocks to control the circuit behaviour. The prototype chip was designed and fabricated in LF CMOS 0.15 um (1.8 V) technology and is cooperating with an 8-bit OctaLynx microcontroller.
PL
Artykuł opisuje podstawy działania i projekt Generatora Przestrajanego Temperaturą przeznaczonego dla szybkich procesorów, którego praca opiera się na informacji o aktualnej temperaturze. Celem układu jest stabilizacja temperatury i zapewnienie bezpiecznej pracy procesora. Układ składa się z czujnika temperatury, oscylatora pierścieniowego i dodatkowych bloków kontrolujących działanie układu. Prototyp został zaprojektowany w technologii LF CMOS 0,15 um (1,8 V) i współpracuje z procesorem OctaLynx).
10
Content available remote Dekompozycyjna metoda kodowania stanów wewnętrznych automatu skończonego ukierunkowana na minimalizację mocy
Kajstura K., Kania D.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 6
146-149
PL
W artykule przedstawiono metodę kodowania stanów wewnętrznych automatów skończonych ukierunkowaną na minimalizację poboru mocy. Zaproponowano algorytm bazujący na tworzeniu drzewa binarnego, którego węzły powstają na wskutek podziału automatu skończonego. Przeprowadzone badania eksperymentalne wskazują, że proponowany algorytm prowadzi do zmniejszenia poboru mocy, jak również zmniejszenia powierzchni układu w porównaniu do algorytmów kodowania już opracowanych.
EN
This paper presents a state assignment method oriented to reduction of power consumption in Finite State Machines. The proposed algorithm is based on creating a binary tree whose nodes are created by sharing a finite state automaton. The experimental results show that the proposed algorithm leads to the reduction in power consumption compared to the state encoding algorithms have already been developed. The reducing of circuits' area is observed too.
11
Zweryfikowany analityczny model rozpraszania mocy w linii opóźniającej lampy fali bieżącej
Wiejak W., Wymysłowski A.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 8
108-113
PL
Artykuł jest kontynuacją prac wcześniejszych [1, 2] i przedstawia wyniki rozważań analitycznych, które uzasadniają przyjęte ad hoc podstawowe dla tych rozważań założenie o charakterze zależności rozkładu lokalnej gęstości prądu przechwytu linii opóźniającej (LO) lampy z falą bieżącą (LFB) od mocy sygnału b.w.cz. Na podstawie wyników pomiarów temperatury rzeczywistej LFB oraz wniosków płynących z analizy numerycznej zagadnienia metodą MES pokazano, że funkcja rozkładu gęstości prądu przechwytu LO ma zbliżoną do liniowej zależności od mocy wzmacnianego sygnału b.w.cz.. j(z)∼Pf(z). Zmierzona moc strat całkowitych w LO lampy LFB LO-500 [4] jest bliska wartościom przewidywanym na podstawie modelu analitycznego.
EN
The paper is continuance of the previous paper [1, 2] and have been shown results of an analytical consideration which justify fundamental assumption about a form of dependence a density intercepted helix current and local RF power. The paper show result of an analytical approach density of a beam current which are intercepted by delay line (DL) of a traveling wave tube (TWT). This results are agree with the first, "ad hoc" assumption [1] that current density are linear function of a local RF power j(z)∼Pf(z). Base on a numerical thermal analysis helix delay line (DL) result and measurement real DL structure of a TWT, helix density of the intercepted current was find . It is close to the linear funetion of RF local power Pf(z). Measured total helix dissipation power at the LO-500 TWT [4] are close to the value to be forecast by analytical approach.
12
Content available Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000
Modrzyk D.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
793-795
PL
W artykule przedstawiono ideę redukcji poboru mocy dynamicznej w złożonym układzie multimedialnym, jakim jest koder standardu JPEG2000. Idea ta opiera się na sterowaniu włączaniem i wyłączaniem sygnałów zegarowych dla odpowiednich bloków przetwarzających, za pomocą specjalizowanego modułu kontrolera mocy. Wykonane symulacje oraz analizy poboru mocy wskazują, że zastosowana metoda prowadzi do znacznej redukcji mocy dynamicznej, w porównaniu do oryginalnej architektury kodera.
EN
In this paper an idea of dynamic power reduction in a complex, hardware encoder of JPEG2000 standard is presented. The algorithm is based on clock gating technique. Due to sequential data flow in the encoder architecture, there are introduced clock signals, active only during computations in particular processing blocks. Switching the clock signals is performed by a specialised power manager module, instantiated at the chip level of the presented encoder. Clock signals are produced in the combinational logic, using flags from processing units that inform about compression phases in the encoder. Technology dependent clock buffers are used to eliminate "glitch" effect, during switching the clock signals. Power consumption in both, optimised and original, IP cores is measured using Xilinx XPower Analyzer 10.1, when taking into account switching activity obtained from gate level simulations of the design. The experimental results show that the proposed method leads to significant decrease in the dynamic power compared to the original encoder architecture. The described technique can be implemented in both FPGA and ASIC circuits.
13
Content available Metoda kodowania stanów automatów sekwencyjnych prowadząca do redukcji poboru mocy
Kajstura K., Kania D.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
718-720
PL
W artykule przedstawiono algorytm kodowania stanów wewnętrznych automatu skończonego. Istota algorytmu tkwi w minimalizacji poboru mocy synchronicznych układów sekwencyjnych. Algorytm opiera się na tworzeniu drzewa binarnego, którego węzły powstają na wskutek dekompozycji automatu skończonego. Wyniki eksperymentów wskazują, że proponowany algorytm prowadzi do zmniejszenia poboru mocy w porównaniu do algorytmów kodowania już opracowanych. Obserwowane jest również zmniejszenie powierzchni układu.
EN
Power dissipation has become one of the main issues during em-bedded systems design in the recent years, due to the continuous increase of the integration level and the operating frequency. The largest fraction of power consumption in CMOS circuits is caused by signal switches. This paper presents a new algorithm for FSM encoding. The aim of this algorithm is to minimise power consumption of synchronous sequential circuits. The algorithm is based on creating a binary tree whose nodes are created by partitioning a finite state automaton. The algorithm uses the probabilistic model of an FSM to obtain state encoding minimising the number of signal transitions. The algorithm has been applied to the MCNC benchmark circuits and has also been compared to other encoding approaches. The experimental results show that the proposed algorithm leads to the reduction in power consumption compared to the state encoding algorithms already developed. The reduction of the circuit area is observed, too.
14
Content available Algorytm kodowania stanów wewnętrznych automatu skończonego minimalizujący pobór mocy
Kajstura K., Kania D., Kurytnik I.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 8
987-989
PL
W artykule przedstawiono nowy algorytm kodowania stanów wewnętrznych automatu skończonego. Głównym zadaniem przedstawionego algorytmu jest minimalizacja poboru mocy w synchronicznych układach sekwencyjnych. Algorytm opiera się na tworzeniu drzewa binarnego, którego węzły powstają na wskutek podziału automatu skończonego. Wysokość drzewa równa jest liczbie bitów słowa kodowego. Wyniki eksperymentów wskazują, że proponowany algorytm prowadzi do zmniejszenia poboru mocy, jak również zmniejszenia powierzchni układu w porównaniu do algorytmów kodowania już opracowanych.
EN
Power consumption has become one of the main issues during the design of embedded systems and VLSI circuits in the recent years, due to the continuous increase in the integration level and the operating frequency. The largest fraction of power consumption in CMOS circuits is caused by signal switches. This paper presents a new algorithm for FSM encoding. The main task of the presented algorithm is to minimise power consumption in synchronous se-quential circuits. The algorithm is based on creating a binary tree whose nodes are created by sharing a finite state automaton. The tree height is equal to the number of bits of code words. The algorithm uses the FSM probabilistic model to obtain state encoding that minimise the number of signal transitions. The algorithm has been applied to the MCNC benchmark circuits and has also been compared with other encoding approaches. The experiment results show that the proposed algorithm reduces the power consumption, as well as the circuit area compared to the state encoding algorithms already developed.
15
Uproszczony analityczny model rozpraszania mocy w linii opóźniającej lampy fali bieżącej
Wiejak W., Wymysłowski A.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 3
114-119
PL
W artykule przedstawiono analityczną metodę wyznaczania rozkładu mocy rozpraszanej w linii opóźniającej (LO) lampy fali bieżącej (LFB) oraz analizę termiczną jej struktury w oparciu o model numeryczny. Straty mocy wydzielane w LO w postaci ciepła wynikają z przechwytu części prądu wiązki elektronowej w procesie wzmacniania mocy mikrofalowej oraz strat mikrofalowych wyznaczanych ze stałej tłumienia. Analizę przeprowadzono w obecności założeń upraszczających pozwalających na sformułowanie zagadnienia przechwytu mocy wiązki elektronowej w postaci równania różniczkowego o analitycznym rozwiązaniu. Uzyskane wyniki rozkładu gęstości mocy rozpraszanej zastosowano dla rzeczywistej struktury linii opóźniającej LFB. Pozwoliło to na obliczenie metodami numerycznymi obciążenia termicznego LO, istotnego dla określenia niezawodności lampy.
EN
The paper presents analytical approach to determination of a dissipated power distribution in a slow wave structure (SWS) of the traveling wave tube (TWT). The power dissipated on DLS, in a form of heat results from an interception of beam electrons during the amplification process and from microwave losses. Calculation have been made with some simplifying assumption allowing formulate the differential equation of the power distribution and its analytical solution. Theoretical analyses of density power distribution provide data to numerical approach of temperature distribution in DLS and finally to increase reliability factor of all TWT.
16
Content available Metody kodowania stanów wewnętrznych automatu skończonego minimalizujące pobór mocy
Salauyou V., Grześ T.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
112-114
PL
Opisano badania trzech algorytmów kodowania stanów wewnętrznych automatu skończonego: algorytmu kodowania kolumnowego, algorytmu "wyżarzania" oraz algorytmu sekwencyjnego. Głównym zadaniem wymienionych algorytmów jest zakodowanie stanów wewnętrznych automatu skończonego w taki sposób, aby moc pobierana przez automat skończony była jak najmniejsza. Badania eksperymentalne, które przeprowadzono na standardowych układach testowych, potwierdziły wyższość opracowanego przez autorów algorytmu sekwencyjnego.
EN
The reduction of the power dissipation is of extreme importance for mobile, battery-operated systems as well as for increasing the speed and performance of the digital systems. Based on the CMOS gate model we can prove that power dissipation depends on the applied assignment. Thus using the particular state assignment method lead to minimization of the power dissipation. In this paper three algorithms of the FSM internal states assignment were described: column-based, annealing and sequential. The main aim of those algorithms were to minimize the power dissipation in the sequential circuits by assigning the state codes with as minimal Hamming distance as possible. Experimental results show that sequential algorithm can reduce about 10% more power than other discussed algorithms.
17
Content available Problemy minimalizacji mocy pobieranej przez układy logiki programowalnej
Dimitrova-Grekov T., Solov'ev V.
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
|
2002
|
Z.1
21-29
PL
Przedstawiona praca prezentuje problematykę energii w schematach logiki programowalnej. Pokazane są najpopularniejsze aspekty nowoczesnych metod minimalizacji mocy pobieranej przez schematy sekwencyjne. Analiza różnych metod pokazuje w najszerszej perspektywie możliwości badań dotyczących zarządzania energią pobieraną, konsumowaną i traconą.
EN
The problems of the consumed in the sequential logic power also deferent methods of their solving are addressed. Also the low-power techniques, used in different levels of the technology are considered. The aim of the work is to systematize the most popular, known methods and to show the ways of development it at the branch of the programmable logic.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.