Wyniki wyszukiwania - BazTech

1

Koncepcja cyfrowego symulatora układów elektrycznych pracującego w czasie rzeczywistym opartego na procesorach sygnałowych

Fajfer M.

Rynek Energii

|

2014

|

Nr 5

41--49

PL

W rozwiązywaniu współczesnych problemów szeroko rozumianej elektrotechniki stosuje się symulację komputerową. Złożone i często niealgorytmiczne (np. z zastosowaniem sztucznych sieci neuronowych) działanie regulatorów w układach elektroenergetycznych i elektromechanicznych powoduje znaczne utrudnienia lub wręcz uniemożliwia symulację. Jednym z rozwiązań jest stosowanie cyfrowych symulatorów układów elektrycznych, które mają tę zasadniczą zaletę, że mogą współpracować z innymi rzeczywistymi urządzeniami (np. regulatorami), bez konieczności określania ich charakterystyk. W artykule przedstawiono dwie koncepcje cyfrowego symulatora układów elektrycznych opartego na procesorach sygnałowych, których cechą jest praca w czasie rzeczywistym. Pierwsza koncepcja oparta jest na wieloprocesorowym systemie informatycznym, składającym się z czterech procesorów DSP. Druga, oparta na wielordzeniowym procesorze DSP. Proponowane systemy przewidziano do implementacji dyskretnych modeli matematycznych złożonych układów elektrycznych z zastosowaniem obliczeń równoległych. Przedstawiono struktury sprzętowe symulatorów oraz przykładowe implementacje modelu matematycznego prostego układu elektrycznego.

EN

Modern problems of electrical engineering can be solved using simulation based on personal computer. Complicated and usually non algorithmic regulators (for example based on artificial neural networks) in electroenergetic and electromechanical systems are very difficult for simulation or even in some cases impossible. Possible solution of this problem is using digital simulators of electrics circuits which can works with other real devices (for example regulators) without having to specify characteristics of this devices. This paper presents two conceptions of digital simulator of electrics circuits based on DSP processors. Both solutions can works in real time. First conception is based on multiprocessor system composed of four DSP processors. Second is based on multicore DSP processor. Main purposes of this systems is implementation of real time mathematics discrete models of complication electric circuits using parallel computing. Article presents also hardware structures of simulators and example implementation of mathematics model of simple electric circuit.

2

Probabilistic elements in analysis of performance of multiprocessor systems

Taborek K., Hrynkiewicz E.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2014

|

Vol. 62, nr 4

765--771

EN

The paper presents important probabilistic elements that should be taken into consideration in the analysis of performance of classical multiprocessor systems. These elements represent the following quantities: modified arrival rate for processor requests and a few probabilities, which determine the frequency of certain events when a multiprocessor system is working. There are four peculiar events: service of another job, existence of the queue, a processor request while the given task is waiting into the queue and the return of another task into the queue while the given task is waiting in the queue. The first three events happen more often when a system consists of less number of processors, whereas the fourth event happens more often when more processors work in a system. Including (or not) the probabilities of these events to the analysis of performance of multiprocessor systems exerts its much influence on the precision of computations. All the mentioned quantities were described in detail. Formulas for these quantities were derived. Examples of applications of the formulas to the prediction of performance of various multiprocessor systems were presented.

3

Wieloprocesorowy system kontrolno-pomiarowy analizatora NDIR

Rudolf Z., Orzyłowski M., Jasek K.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 8

38-42

PL

Artykuł omawia system kontrolno-pomiarowy analizatora NDIR do pomiaru małych stężeń CO₂ i SO₂ w gazach spalinowych. System kontrolno-pomiarowy bazuje na trzech mikrokonwerterach ADuC 845, które są zintegrowanymi układami klasycznych mikrokontrolerów z precyzyjnymi 24-bitowymi przetwornikami analogowo-cyfrowymi. W prezentowanym systemie mikrokonwertery pracują równolegle, będąc ze sobą sprzężone w systemie master-slave za pośrednictwem interfejsu SPI. System kontrolno-pomiarowy ma 6 kanałów pomiarowych sygnałów stężenia gazów z detektorów NIDR, temperatury i ciśnienia. Ponadto według algorytmu PID reguluje temperaturę dwóch kuwet pomiarowych oraz steruje silnikiem krokowym oraz innymi elementami wykonawczymi. System wykonuje między innymi analizę FFT sygnałów z detektorów NDIR. Przetworzone wstępnie wyniki pomiarów system transmituje do komputera nadrzędnego w celu dalszej obróbki. Dla spełnienia wymagań czasowych cyklu pomiarów, sterowania i transmisji danych w systemie zastosowano szybkie algorytmy przetwarzania danych.

EN

The paper describes the control and measurement system of NDIR analyser designed for measurements of low concentrations of CO₂ and SO₂ in exhaust gases. The control and measurement system is based on three ADuC 845 microconverters which are classic microcontrollers integrated with precise 24-bit analog-to-digital converters. In the presented system the operating parallel microconverters are coupled by SPI interface. The system has six channels for measurement gas concentration, temperature and pressure. Moreover the system controls temperature of two measurement cuvettes according to PID algorithm and controls step motor and other control elements. Among other functions it carries out FFT analysis of signals from NDIR detectors. After initial processing the measurement results are transmitted to supervisor computer for further processing. For fulfillment of time requirements of measurement, control and transmission cycle the special data processing algorithms are applied.

4

Analityczna metoda opisująca działanie układów arbitrażu z rotacją priorytetów

Taborek K.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 10

76-78

PL

W artykule zaprezentowano analityczną metodę opisującą działanie układów arbitrażu z rotacją priorytetów. Opisane zostało działanie dwóch typów tego rodzaju arbitrów: "z pełną rotacją priorytetów do najniższego" oraz "z pełną rotacją priorytetów do najwyższego". Przeprowadzona została analiza działania tych arbitrów, która pozwoliła zdefiniować "macierz prawdopodobieństw priorytetów". Obliczając wszystkie elementy tej macierzy, można analilycznie wyznaczać wydajność systemów, wyposażonych w opisane układy arbitrażu. Obliczenia zostały wykonane dla systemów z 2, 3, i 4 klientami (procesorami). Zostały przedstawione wyniki, otrzymane dzięki tej analitycznej metodzie. Wyniki te zostały porównane z odpowiadającymi im wynikami doświadczalnymi, otrzymanymi za pomocą pomiarów w rzeczywistym systemie wieloprocesorawym.

EN

The paper presents the analytical method, which describes activity of arbitration circuits with priority rotation. Activity of two types of the arbiters was described. These two types of the arbiters were called: "with full rotation of priorities to the lowest one" and "with full rotation of priorities to the highest one". Activity analysis of these arbiters was made. Thanks to this. the special matrix called ''priority probability matrix" was defined. When we calculate all the elements of this matrix, we will be able to predict the performance of the systems, which are equipped with one of the described arbitration circuits. The calculations were executed for the systems with 2, 3, and 4 customers (processors). The results obtained thanks to this analytical method were given. These analytical results were compared with the corresponding experimental results, which had been obtained earlier from measurements m the real multiprocessor system.

5

Analityczna metoda wyznaczania wydajności systemów wieloprocesorowych

Taborek K.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 10

72-75

PL

Zaprezentowano analityczną metodę wyznaczania wydajności systemów wieloprocesorowych ze wspólną pamięcią. Podany został model kolejkowy takich systemów. Na podstawie tego modelu zostały wyprowadzone wzory, dzięki którym można obliczać średnie czasy oczekiwania procesorów (klientów) na swoją obsługę (w kolejce). Podany został schemat obliczeniowy, pozwalający wyznaczać wydajność takich systemów wieloprocesorowych. Otrzymane tą metodą wyniki analityczne zostały porównane ze zmierzonymi w rzeczywistym systemie wieloprocesorowym. Przedstawiona metoda charakteryzuje się dużą dokładnością.

EN

The analytical method of performance prediction of multiprocessor systems with common memory was presented. The queueing model of such systems was given. On the base of this model formulas were derived. Thanks to them we can calculate mean waiting times of processors (customers) for their services (in the queue). The calculation diagram was presented. It allows to compute performance of such multiprocessor systems. The results obtained thanks to this analytical method were compared with the corresponding results which were measured in the real multiprocessor system. The presented method is conspicuous by its high precision.

6

Schedule design for multiprocessor systems

Globa L., Lysenko D.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 12

1554-1556

EN

Efficiency of multiprocessor system usage is strongly dependent on methods of schedule design - the way of task distribution on each processor to decrease overall schedule time. This article is devoted to the part of this process - schedule design on example of software development for LTE and WIMAX base stations.

PL

Wydajność użytkowania systemów mikroprocesorowych silnie zależy od metody zaprojektowania harmonogramu, tj. od sposobu rozdziału zadań na każdy procesor. Ma to wpływ na zmniejszenie całkowitego czasu wykonywania zadań. W artykule przedstawiono część tego procesu, tj. projektowanie harmonogramu na przykładzie opracowania oprogramowania dla stacji bazowych LTE oraz WIMAX. Wskazano cztery algorytmy możliwe do zastosowania przy wykorzystaniu algorytmów genetycznych. Podano wyniki badań symulacyjnych tych algorytmów, z których wynika, że uzyskuje się dobrą zbieżność przy ograniczonej liczbie generacji. Głównym zadaniem analizowanym w pracy jest skrócenie czasu opracowania oprogramowania za pomocą automatycznego opracowania harmonogramu, znajdowania błędów, uproszczenia debugowania, i wizualizacji za pomocą diagramu. Do rozwoju oprogramowania telekomunikacyjnego proponuje się oryginalną metodę możliwą do zastosowania w formie systemu wbudowanego (SOC). Platformą hardware'ową jest element SOC i kilka różnych jednostek przetwarzających. Algorytm cyfrowego przetwarzania sygnałów jest zdefiniowany przez listę zadań wraz z informacjami o zależnościach. Typ jednostki przetwarzającej i czas przetwarzania są zdefiniowane z góry dla każdego zadania.

7

Evaluation Scheme for NoC-based CMP with Integrated Processor Management System

Zydek D., Selvaray H., Koszałka L., Poźniak-Koszałka I.

International Journal of Electronics and Telecommunications

|

2010

|

Vol. 56, No. 2

157-167

EN

With the opportunities and benefits offered by Chip Multiprocessors (CMPs), there are many challenges that need to be addressed in order to exploit the full potential of CMPs. Such aspects as parallel programs, interconnection design, cache arrangement and on-chip cores allocation become a limiting factor. To ensure validity of approaches and research, we propose an evaluation system for CMPs with Network-on-Chip (NoC) and processor management system integrated on one die. The suggested experimentation system is described in details. The proposed system that is used for tests and results of the experiments are presented and discussed. As decision making criteria, we consider energy efficiency of Processor Allocator (PA) and NoC, as well as NoC traffic characteristic (load balance). In order to improve the system understanding, brief overview on most important NoC and PA architectures is also presented. Analyzed results reveal that CMP with a PA controlled by IFF allocation algorithm for mesh systems and torus-based NoC driven by DORLB routing with express-virtual-channel flow control achieved the best traffic balance and energy characteristic.

8

System wieloprocesorowy do badania układów arbitrażu : rozwiązanie sprzętowe

Taborek K., Hrynkiewicz E.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 9

48-51

PL

W artykule zaprezentowane zostało rozwiązanie sprzętowe systemu wieloprocesorowego, który może być wykorzystywany do badania różnych układów arbitrażu, z różnymi protokołami obsługi zgłoszeń procesorów. Układy arbitrażu są tutaj implementowane w strukturze FPGA. Na wstępie, opisana została ogólna koncepcja działania systemu, z podziałem na bloki funkcjonalne. W dalszej części przedstawiono szczegółowe rozwiązania sprzętowe poszczególnych pakietów systemu wieloprocesorowego. Badania układów arbitrażu mogą być prowadzone w różnych warunkach - dla zmiennej liczby procesorów w systemie i dla różnego rodzaju obciążeń procesorów.

EN

Hardware implementation of a multiprocessor system for examination of various arbitration circuits was presented in this paper. The arbitration circuits are implemented in FPGA structure. First, generał idea of multiprocessor system activity was described. Functional blocks of the system were presented. Next, detailed hardware solutions of all parts of the multiprocessor system are shown. The examination of arbitration circuits may be provided in different cases - for different number of processors in the system and for various types of processor loads.

9

Wielordzeniowa jednostka centralna sterownika logicznego z czasowo-deterministycznym oprogramowaniem

Milik A., Pułka A.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

681-683

PL

Maszyna deterministyczna czasowo, w odróżnieniu od typowej realizacji programowej pozwala na bardzo precyzyjną realizację zadania w czasie. Problem kolejności przetwarzania i dostępu do danych wspólnych, występujący we współbieżnej realizacji wielu zadań jest łatwy do opanowania. Artykuł przedstawia próbę implementacji wieloprocesorowej jednostki centralnej, wykorzystującej mechanizmy zapewniające determinizm czasowy. Obok implementacji przedstawiono również metodykę generacji wielowątkowego programu sterowania.

EN

Modern processors are optimized to execute instructions as fast as it is possible. A program is written in timeless domain. Problems of data integrity arise when facing a problem of concurrent multithread execution. The shared variables that are used by different threads must be processed in proper order, otherwise race conditions may occur, leading to incorrect results. A precision timed CPU helps to execute tasks in the precisely defined period of time. Time dependencies between properly scheduled tasks at compile time allow preserving the proper order of data processing. The proposed multi core CPU (Fig. 2) consists of 4 CPUs equipped with: local memory (MEM), time control units (TC - Fig. 3) and shared memory (SH_MEM). Time control unit allows controlling the execution time of a current task. The CPU loads to the TC required period of time and starts task execution. When the task is completed, CPU notifies TC which disables the instruction execution until passing the given period of time. The shared memory is constructed of dual port memory. It is equipped with arbitration unit with priority rotation that is able to properly split access requests. The control program is compiled to intermediate form of a directed acyclic graph (DAG - Fig. 1) which is then used to optimize the given problem and for scheduling purposes (Fig. 5).

10

Nierównomierne obciążenie procesorów w systemie wieloprocesorowym

Taborek K., Pogoda Z.

Elektronika : konstrukcje, technologie, zastosowania

|

2009

|

Vol. 50, nr 10

60-63

PL

W artykule przedstawiono przykład nierównomiernego obciążenia procesorów w systemie wieloprocesorowym ze wspólną pamięcią. Nieregularne obciążenie procesorów jest rozumiane w sensie różnej liczby zgłoszeń tych procesorów do pamięci globalnej oraz różnych intensywności tych zgłoszeń. Został zaproponowany bardzo użyteczny przypadek obciążenia nierównomiernego, którego zastosowanie w systemie wieloprocesorowym znacznie upraszcza analizę wydajności takiego systemu. Przedstawiono programową metodę generacji zgłoszeń procesorów w rzeczywistym systemie wieloprocesorowym. Zostały przedstawione schematy blokowe dwóch typów programów: dla procesora master i dla procesora s!ave.

EN

An example of irregular load of processors in multiprocessor system with common memory was presented in this paper. The irregular load of processors is meant as different numbers of requests of these processors to the global memory. Additionally, intensities of these requests must be different, too. A very useful event of the irregular load of processors was proposed. Application of this kind of load in multiprocessor system causes that performance analyse of this system is easier. Programmed method of generation of requests of processors in the real multiprocessor system was presented. Block diagrams of two types of programs: for master processor and for slave processor - were shown in figures.

11

Harmonogramowanie statyczne zależnych zadań obliczeniowych w homogenicznym systemie wieloprocesorowym

Banul A., Wala K.

Zeszyty Naukowe. Automatyka / Politechnika Śląska

|

2008

|

z. 150

13-18

PL

Przedstawiono model formalny statycznego problemu harmonogramowania zależnych zadań obliczeniowych w homogenicznym systemie wieloprocesorowym. Opisano sześć algorytmów konstrukcyjnych harmonogramowania, a następnie, biorąc pod uwagę szereg ważnych kryteriów oceny jakości, zaprezentowano wyniki badań komputerowych ich efektywności.

EN

A formal model of static scheduling problem of dependent computational tasks in homogeneous multiprocessor system is presented. We give a description of six constructive scheduling algorithms and than, taking into account a number of important efficiency criteria, we picture the results of computational investigations of their performance.

12

System dwuprocesorowy do sterowania licznikiem czasu w układzie SoC

Gołaszewski M., Sondej T.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

469-471

PL

W artykule przedstawiono problematykę projektowania systemów wieloprocesorowych jako zintegrowanych systemów cyfrowych (SoC - ang. System-on-Chip). Opisano zaprojektowany system, składający się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. Wymiana danych pomiędzy procesorami realizowana jest za pomocą pamięci współdzielonej.

EN

This paper presents issues of designing and implementing FPGA-based multiprocessor systems. Practical example consists of two softcore processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80 ps resolution. The first processor runs as server, providing communication and supervision of the system via Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.

13

Równomierne obciążenie procesorów w systemie wieloprocesorowym

Taborek K., Pogoda Z.

Elektronika : konstrukcje, technologie, zastosowania

|

2008

|

Vol. 49, nr 11

190-192

PL

Przedstawiono równomierne obciążenie procesorów w systemie wieloprocesorowym ze wspólną pamięcią. Przez równomierne obciążenie procesorów należy rozumieć te same liczby zgłoszeń tych procesorów do pamięci globalnej. Dodatkowo, intensywności zgłoszeń muszą być takie same dla wszystkich procesorów w systemie. Zaproponowano programową metodę generacji zgłoszeń procesorów w rzeczywistym systemie wieloprocesorowym. Pokazane zostały schematy blokowe dwóch typów programów: dla procesora master i dla procesora slave. Programy te zostały odpowiednio opisane.

EN

Regular load of processors in multiprocessor system with common memory was presented in this paper. This regular load of processors is meant as the same numbers of requests of these processors to the global memory. Additionally, intensities of requests must be the same for all processors in the system. Programmed method of generation of processor requests inocessor and for slave processor - were shown in figures. These programs were properly described.

14

Algorytmy i metody dwuprocesorowego sterowania precyzyjnym licznikiem czasu

Sondej T., Gołaszewski M.

Biuletyn Wojskowej Akademii Technicznej

|

2008

|

Vol. 57, nr 4

309-326

PL

W artykule przedstawiono projekt oprogramowania systemu wieloprocesorowego, składającego się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. W artykule przedstawiono również opis projektu sprzętowego oraz problem komunikacji pomiędzy procesorami w systemie wieloprocesorowym.

EN

This paper presents issues of designing and implementing soft ware for multiprocessor systems. Practical example consists of two soft core processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80-ps resolution. The first processor runs as a server, providing communication and supervision of the system via the Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.

15

Układ arbitrażu z pełną rotacją priorytetów do najniższego dla systemu wieloprocesorowego

Taborek K., Hrynkiewicz E., Pogoda Z.

Elektronika : konstrukcje, technologie, zastosowania

|

2007

|

Vol. 48, nr 11

93-96

PL

Opisany układ arbitrażu został zaprojektowany dla klasycznego systemu wieloprocesorowego ze wspólną pamięcią i dzieloną w czasie magistralą. W arbitrażu tym został zaimplementowany algorytm arbitrażu nazwany "pełna rotacja priorytetów do najniższego". Układ arbitrażu zaprojektowano w formie modułowej i może on być rozbudowywany. Dzięki odpowiednim rozwiązaniom sprzętowym ma on prostą strukturę logiczną i może być łatwo implementowany w strukturach programowalnych FPGA. Został również zaprezentowany model kolejkowy systemu wieloprocesorowego z przedmiotowym arbitrem. Na podstawie tego modelu możliwe było wyliczenie wydajności systemu wieloprocesorowego.

EN

The paper presents an arbitration circuit that was designed for the classical multiprocessor system with a common memory and a timesharing bus. In this arbiter was implemented the arbitration algorithm which was called "full rotation of priorities to the lowest one". The arbitration circuit was designed as modular and expandable. Thanks to proper hardware solutions this circuit has generally a simply logic structure. This logic structure was implemented in FPGA. Operation of the arbiter in the multiprocessor system was described. Block diagrams of all parts of the arbitration circuit were shown. A queueing model of the multi-processor system with the arbiter was presented. Thanks to this model, it was possible to predict performance of this system.

16

The implementation of image processing algorithms for the multiprocessor system

Gajer M.

Kwartalnik Elektroniki i Telekomunikacji

|

2000

|

Vol. 46, nr 2

255-272

EN

In the paper the usage of the TMS320C80 Texas Instruments multiprocessor chip for the parallel image processing is describe. In the real - time implementations of image processing algorithms the performance time is a critical parameter, so very often multiprocessor solutions must be used. The TMS320C80 is composed of one master RISC processor and four parallel DSP processors specialised for efficient image processing. Because these processors are quite loosely coupled and they communicate through the common memory, it is possible for this system to implement many different types of multiprocessor architecture. In the paper are presented the results obtained during the implementation of the chosen image processing algorithms for the different architectures such as SIMD, MISD and pipeline structure. The attentions is paid to the problem of the matching image processing algorithm to the proper multiprocessor architecture in order to minimise the computation time.

PL

Aplikacje z dziedziny przetwarzania i rozpoznawania obrazów cyfrowych, charakteryzują się dużym zapotrzebowaniem na moc obliczeniową procesorów. Związane jest to z faktem, że te same operacje, takie jak np. filtracja, wyostrzenie obrazu, detekcja krawędzi, wyrównywanie histogramu, czy też binaryzacja obrazu wykonywane muszą być dla każdego z pikseli z osobna, co przy rozmiarach obrazów rzędu kilkuset tysięcy pikseli powoduje znaczne wydłużenie czasu obliczeń. Jeżeli jeszcze obrazy te mają być przetwarzane, analizowane i rozpoznawane w czasie rzeczywistym, (jako przykład można tutaj podać system robota przemysłowego, system radarowy sterujący lotem samolotu itp.) wówczas zapewnienie dostatecznej mocy obliczeniowej staje się jeszcze ważniejszym problemem. Dostępne obecnie na rynku procesory nie zawsze są w stanie dostarczyć odpowiedniej mocy obliczeniowej, zatem konstruktorzy takich systemów coraz częściej sięgają w stronę rozwiązań wieloprocesorowych, w celu przyspieszenia obliczeń. Naprzeciw zapotrzebowaniom na moc obliczeniową ze strony aplikacji związanych z przetwarzaniem i analizą obrazów wyszła firma Texas Instruments, wypuszczając na rynek w 1995 roku pierwszy i do tej pory jedyny system wieloprocesorowy wykonany w postaci pojedyńczego układu scalonego. Istnieje wiele różnych możliwych sposobów zrównoleglenia obliczeń, związanych z przetwarzaniem obrazów. Wybór odpowiedniej konfiguracji systemu wieloprocesorowego jest niezwykle istotną sprawą, ponieważ prawidłowy dobór architektury systemu posiada decydujący wpływ na wartość współczynnika przyśpieszenia obliczeń, w przypadku operacji przetwarzania obrazów, polegających na wykonaniu operacji splotu obrazu z maską filtru, można uzyskać największe wartości współczynnika przyśpieszenia obliczeń, w przypadku zastosowania architektury typu SMD. W tym przypadku obraz dzielony jest na tyle równych części, ile procesorów posiada system, a następnie wszystkie procesory wykonują te same obliczenia dla różnych zestawów danych. Z kolei operacje przetwarzania obrazów, składające się z wielu etapów, mogą zostać najefektywniej zrównoleglone poprzez zastosowanie wieloprocesorowych struktur potokowych, gdzie każdy z etapów przetwarzania obrazu wykonywany jest przez odrębną stację potoku.

17

TMS320C80 - wieloprocesorowy system analizy i rozpoznawania obrazów

Gajer M.

Pomiary Automatyka Robotyka

|

1999

|

R. 3, nr 4

14-18

PL

Omówiono budowę systemu wizyjnego przewidzianego do rozpoznawania układów scalonych na podstawie oznaczeń umieszczonych na ich obudowach. W taki system wizyjny możemy wyposażyć robot przemysłowy dokonujący operacji montażu rozpoznanych wcześniej układów scalonych. System wizyjny został zrealizowany w oparciu o wieloprocesorowy układ TMS320C80. Omówiono budowę budowę i zasady funkcjonowania wieloprocesorowego systemu TMS320C80 oraz systemu automatycznego rozpoznawania obrazów. Uzyskane wyniki rozpoznawania układów scalonych poddano szerokiej dyskusji, a w części końcowej artykułu przedstawiono propozycje zrównoleglenia obliczeń w celu skrócenia czasu ich wykonania.

EN

Image recognition system is described. This system can be used together with an industrial robot to perform a montage operation of integrated circuits in some electronic device. All image processing operations such as image pre-processing, segmentation, feature extraction and image recognition are described in details and the obtained integrated circuits recognition results are presented.