PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 3

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  liczby hiperzespolone
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Zracjonalizowany algorytm mnożenia dwóch kwaternionów
Tariov A., Tariova G.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 9
137-140
PL
W pracy został przedstawiony syntezowany przez autorów zracjonalizowany algorytm mnożenia dwóch kwaternionów wymagający w najbardziej ogólnym przypadku wykonania mniejszej liczby operacji mnożenia w stosunku do bezpośredniego, naiwnego sposobu liczenia.
EN
The rationalized algorithm for two quaternion multiplication which require in the common case of a fewer number of multiplication operations then naive way of computing is presented.
2
Content available Aspekty algorytmiczne redukcji liczby bloków mnożących w układzie do obliczania iloczynu dwóch kwaternionów
Tariova G., Tariov A.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
688-690
PL
W pracy został przedstawiony zracjonalizowany algorytm mnożenia dwóch kwaternionów wymagający wykonania mniejszej liczby operacji mnożenia i dodawania, niż dowolny ze znanych autorom "szybkich" algorytmów tego typu. Pozwala to przy implementacji zmniejszyć nakłady obliczeniowe lub zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji mnożenia dwóch kwaternionów w dowolnym sprzętowo-programowym środowisku implementacyjnym.
EN
In the paper the rationalised algorithm for two quaternion product calculating with the reduced number of arithmetic operations (or multipliers and adders - in hardware implementation case) is presented. The computing of quaternion product in the naive way, using the definition, takes 16 multiplications and 12 additions, while the proposed algorithm can compute the same result in only 8 multiplications and 28 additions. This approach allows lowering hardware expenses and creates favorable conditions for effective convolution realisation on the reprogrammable platform. The computational procedure for quaternion multiplication is described in matrix notation. This notation enables adequate representation of the space-time structures of an implemented computational process and directly maps these structures into the hardware realisation space. The proposed structure can be successfully applied to accelerate calculations on FPGA based platforms as well as enhance the efficiency of hardware in general.
3
Aspekty algorytmiczne organizacji jednostki procesorowej do mnożenia liczb Cayleya
Tariov A., Tariova G.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 11
104-108
PL
W artykule zostały przedstawione aspekty algorytmiczne organizacji dedykowanej jednostki obliczeniowej przeznaczonej do przyspieszenia procedury wyznaczania iloczynu dwóch liczb Cayleya (oktonionów), reprezentujących obok kwaternionów rozszerzenie algebry liczb zespolonych. Atutem proponowanej struktury jest zredukowana dwukrotnie liczba bloków mnożenia względem naiwnej metody implementacji owej operacji. Przy syntezie omawianej struktury algorytmicznej została zastosowana reprezentacja macierzowa operacji mnożenia oktonionów, co pozwala przedstawić mnożenie liczb Cayleya za pomocą iloczynu wektorowo-macierzowego. Uwzględnienie pewnych relacji pomiędzy elementami tej macierzy pozwala zmniejszyć liczbę operacji mnożenia niezbędnych do realizacji procedury mnożenia oktonionów.
EN
In work the rationalized algorithmic structure of processing unit for Cayley numbers product calculating with the reduced number of multiplications is presented. Since multiplier requires much more hardware than adder, fewer multiplications imply law power. Therefore, reducing the number of multiplications in VlSI processors design is usually a desirable task. This approach allows to lower hardware expenses and creates favorable conditions for effective convolution realization in the reprogrammable platform. The computational procedure for Cayley numbers multiplication is described in matrix notation. This notation enables us to represent adequately the space-time structure of an implemented computational process and directly maps this structure into the hardware realization space. The proposed structure can be successfully applied to accelerate calculations in FPGA based platforms as well as enhance efficiency of hardware in general.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.