PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 10

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  jednostka sterująca
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Problematyka niezawodności w lotniczych systemach sterowania jednostką napędową
Duk M., Sobańska K.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 4
308-310
PL
W artykule opisano specyfikę wymagań konstrukcyjnych względem układu sterowania silnikiem lotniczym. Przedstawiono dwa przykłady opracowanych systemów sterowania. Pierwszy przykład dotyczy instalacji wtrysku benzyny w silniku lotniczym dużej mocy ASz-62IR/E. Drugi przykład przedstawia układ sterowania wszystkimi funkcjami (wtrysk, układ zapłonowy) w wielopaliwowym silniku lotniczym PZL 200 o mocy 200 kW.
EN
The paper focuses on the special features of the construction requirements towards an aircraft engine control system and describes two examples of the developed control systems. The first example deals with a fuel injection installation in a powerful aircraft engine ASz-62IR/E, and the second one shows an all-function control system (injection, ignition) in an multifuel aircraft engine of 200 kW.
2
Content available remote Design of microprogrammed controllers to be implemented in FPGAs
Wiśniewski R., Barkalov A., Titarenko L., Halang W. A.
International Journal of Applied Mathematics and Computer Science
|
2011
|
Vol. 21, no 2
401-412
EN
In the article we propose a new design method for microprogrammed controllers. The traditional structure is improved by modifying internal modules and connections. Such a solution allows reducing the total number of logic elements needed for implementation in programmable structures, especially Field Programmable Gate Arrays (FPGAs). Detailed results of experiments show that on the average the application of the proposed methods yields up to 30% savings as far as the destination device is considered.
3
Content available remote Koncepcja elektronicznej jednostki sterującej pracą gwiazdowego tłokowego silnika lotniczego
Zyska T., Czarnigowski J., Jakliński P.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 7
235-237
PL
Ostatnim seryjnie produkowanym lotniczym silnikiem gwiazdowym jest ASz-62IR. Wytwarzana w WSK Kalisz jednostka zasilana jest paliwem LL100, które ma zniknąć z rynku do 2011 – ze względu na wytyczne EU. Modernizacja silnika polegać ma na zastąpieniu klasycznego gaźnika układem wtryskowym. W artykule przedstawiono koncepcję elektronicznej części układu wtryskowego a także pierwsze eksperymenty przeprowadzone na specjalizowanym stanowisku testowym w WSK Kalisz.
EN
The ASz-62IR engine produced by WSK “PZL – Kalisz” is one of the latest mass manufactured aircraft piston engines. It is a four-stroke gasoline radial engine of 9 cylinders fuelled by LL100 leaded petrol. The EU requirements on ecology aim at phasing out LL100 petrol by 2011. In order to maintain future production of such engines, it is necessary to modernize them and the most efficient method seems to be replacing the present carburetor system with the injection one. The article offers the concept of an electronic control for injection system into inlet manifolds of such engine.
4
Content available Zmniejszenie zużycia makrokomórek PAL w realizacjach układowych automatów Moore'a
Barkalov A. A., Titarenko L., Chmielewski S.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 11
1375-1377
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.
EN
The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
5
Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moore'a
Barkalov A., Titarenko L., Chmielewski S.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
714-717
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.
EN
A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
6
Content available Realizacja rejestru wyjściowego w układzie cyfrowym automatu z liniowym przekształceniem mikroinstrukcji
Bukowiec A., Barkalov A. A.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
565-568
PL
W artykule została omówiona budowa oraz implementacja w strukturze FPGA rejestru wyjściowego w układzie cyfrowym skończonego automatu stanów z wyjściami typu Mealy'ego przy zastosowaniu liniowego przekształcenia mikroinstrukcji. Przy zastosowaniu liniowego przekształcenia mikroinstrukcji wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane są szeregowo. W sytuacji gdy nie zaburzy to działania całego systemu może zostać zastosowany rejestr wyjściowy zbudowany z przerzutników typu D, jednak w sytuacji kiedy wymagane jest aby wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane były równolegle niezbędne jest zastosowanie specjalnej organizacji rejestru wyjściowego. Zaproponowany w artykule rejestr zapamiętuje kolejne mikrooperacje wchodzące w skład jednej mikroinstrukcji a po załadowaniu ostatniej mikrooperacji wystawia na wyjściu całą mikroinstrukcję. Taki stan wyjść utrzymywany jest aż do momentu całkowitego zapisania kolejnej mikroinstrukcji, która pojawi się na wyjściu dopiero po jej całkowitym zapisaniu w rejestrze. W celu identyfikacji końca mikroinstrukcji wprowadzony jest dodatkowy sygnał, który ustawiany jest jednocześnie wraz z ostatnią mikrooperacją wchodzącą w skład danej mikroinstrukcji.
EN
In this paper, the structure and implementation into FPGA device of output register of digital circuit of finite state machine with Mealy outputs and applied verticalization of microinstructions is described. After verticalization of microinstructions all microoperations from this microinstruction are generated serially. If such manipulation do not affect properly working of whole system there can be applied regular output register be means of D type flip-flops. In the case, when there is required parallel execution of all microoperations there is also required applying of special architecture of output register. The proposed architecture of output register is build up two levels of registers. The register (T type) of first level remember serially generated microoperations from one microinstruction. When whole microinstruction is written into this register then it is stored in the register (D type) of second level. Value of the register of second level is not changed until next microinstruction is fully written. The end of microinstruction is indicated by special additional signal y0. It is generated parallel with last microoperation from particular microinstruction. This signal is used to store whole microinstruction in the register of second level and to reset the register of first level.
7
Content available Synteza skończonych automatów Mealy'ego z liniowym przekształceniem sieci działań i adresowaniem mikrooperacji.
Bukowiec A.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 5
27-29
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów do generowania kolejnych adresów mikrooperacji wykorzystany zostaje licznik. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy'ego z kodowaniem kompatybilnych mikrooperacji. W artykule zaproponowana również została metoda syntezy z wykorzystaniem powyższych przekształceń. Metoda ta została zilustrowana przykładem.
EN
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a counter for generation of microoperations addresses. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
8
Content available Synteza automatów stanów typu Mealy'ego z liniowym przekształceniem sieci działań i adresowaniem mikroinstrukcji
Bukowiec A., Barkalov A. A.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
115-117
PL
W referacie została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów zastosowano adresowanie mikroinstrukcji. Adres mikroinstrukcji generowany jest przez układ kombinacyjny automatu, następnie dekoder generuje mikrooperację na podstawie adresu mikroinstrukcji i kodu mikrooperacji, generowanego przez licznik mikrooperacji. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy`ego z kodowaniem klas kompatybilnych mikrooperacji.
EN
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a register for microinstruction addresses and a counter for generation of code of microoperation. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
9
Synteza skończonych automatów stanów z zastosowaniem szeregowego przekształcenia mikroinstrukcji
Bukowiec A.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 6 bis
35-37
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Mealy'ego w matrycowym układzie programowalnym. Zaproponowana metoda oparta jest na szeregowym przekształceniu mikroinstrukcji. W rezultacie takiego zabiegu wszystkie mikrooperacje w nowo powstałej tablicy przejść-wyjść automatu będą kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Metoda ta pozwala na zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z realizacją jako automat Mealy'ego z kodowaniem klas kompatybilnych mikrooperacji.
EN
The method of decreasing of logic amount in FPGA device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of microinstructions. As a result of verticalization all microoperations of direct structural table (DST) are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. This method permits to minimize an amount of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
10
Projektowanie skończonego automatu stanów z wyjściami typu Mealy'ego z transformacją kodów obiektów w systemie funkcji wzbudzeń
Barkalov A. A.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 6 bis
32-34
PL
W artykule została zaprezentowana metoda optymalizacji kosztu układu logicznego skończonego automatu stanów z wyjściami typu Mealy'ego. Metoda opiera się na transformacji kodów obiektów w systemie funkcji wzbudzeń przerzutników. Jako obiekt automatu Mealy'ego rozumie się wewnętrzny stan automatu i zbiór mikrooperacji. Głównym założeniem jest aby stan wewnętrzny był reprezentowany jako funkcja zbioru mikrooperacji i identyfikatorów. Zastosowanie metody łączy się z wykorzystaniem specjalnego konwertera kodu w układzie logicznym automatu stanów.
EN
The method of optimization of the cost of logical circuit of Mealy finite-state-machine is proposed. Method is based on the transformation of the objects codes in the system of excitation functions of flip-flops. The objects of Mealy FSM are internal states and sets of microoperations. The main idea is to express the states as some functions of the sets of microoperations and identifications. The application of the method is connected with applying of special code converter in the logic circuit of the logic circuit of FSM.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.