PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 25

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  digital circuits
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Content available Quality of Minimal Sets of Prime Implicants of Boolean Functions
Prasad V. C.
International Journal of Electronics and Telecommunications
|
2017
|
Vol. 63, No. 2
165--169
EN
Two new problems are posed and solved concerning minimal sets of prime implicants of Boolean functions. It is well known that the prime implicant set of a Boolean function should be minimal and have as few literals as possible. But it is not well known that min term repetitions should also be as few as possible to reduce power consumption. Determination of minimal sets of prime implicants is a well known problem. But nothing is known on the least number of (i) prime implicants (ii) literals and (iii) min term repetitions , any minimal set of prime implicants will have. These measures are useful to assess the quality of a minimal set. They are then extended to determine least number of prime implicants / implicates required to design a static hazard free circuit. The new technique tends to give smallest set of prime implicants for various objectives.
2
Content available SMTBDD : New Form of BDD for Logic Synthesis
Kubica M., Kania D.
International Journal of Electronics and Telecommunications
|
2016
|
Vol. 62, No. 1
33--41
EN
The main purpose of the paper is to suggest a new form of BDD - SMTBDD diagram, methods of obtaining, and its basic features. The idea of using SMTBDD diagram in the process of logic synthesis dedicated to FPGA structures is presented. The creation of SMTBDD diagrams is the result of cutting BDD diagram which is the effect of multiple decomposition. The essence of a proposed decomposition method rests on the way of determining the number of necessary ‘g’ bounded functions on the basis of the content of a root table connected with an appropriate SMTBDD diagram. The article presents the methods of searching non-disjoint decomposition using SMTBDD diagrams. Besides, it analyzes the techniques of choosing cutting levels as far as effective technology mapping is concerned. The paper also discusses the results of the experiments which confirm the efficiency of the analyzed decomposition methods.
3
Przetwarzanie systoliczne w strukturach FPGA
Pniewska B., Pniewski R.
Logistyka
|
2015
|
nr 3
3976--3981, CD 1
PL
W artykule przedstawiono sposób sprzętowej realizacji przetwarzania systolicznego w układach FPGA. Pokazano możliwości wykorzystania algorytmów systolicznych w przetwarzaniu obrazów. Opracowany program pozwala na weryfikacje algorytmu i wygenerowanie opisu układu w języku VHDL.
EN
This article shows you how to perform hardware systolic processing in FPGA. Showing the possibilities of using systolic algorithms for image processing. Developed program allows you to generate a verification algorithm and system description language VHDL.
4
Modelowanie logiki rewersyjnej w języku VHDL
Pniewski R.
Logistyka
|
2015
|
nr 3
3982--3987, CD 1
PL
Szybkość systemów cyfrowych (w tym nowoczesnych komputerów) ograniczają zjawiska związane ze stratami energii i wydzielaniem ciepła. Rozwiązaniem alternatywnym jest wykorzystanie logiki rewersyjnej w syntezie systemów cyfrowych. W artykule przedstawiono podstawowe bramki rewersyjne i metody ich modelowania w języku VHDL.
EN
The speed digital systems (including modern computers) limit the phenomena associated with energy losses and heat generation. An alternative is to use a reversible logic synthesis digital systems. The article presents the reversible gates and methods of modeling in VHDL
5
Koncepcja sytemu kontroli niezajętości torów i rozjazdów kolejowych
Dyduch J., Kornaszewski M., Pniewski R.
Logistyka
|
2015
|
nr 3
1167--1175, CD 1
PL
W artykule podjęto problematykę bezpieczeństwa przemieszczania się pociągów po sieci kolejowej z wykorzystaniem nowoczesnych systemów kontroli niezajętości torów i rozjazdów. Obecnie stosowane są rozwiązania techniczne bazujące na obwodach torowych lub licznikach osi (czujnikach koła). Coraz powszechniej w kolejnictwie wykorzystywane są specjalizowane układy cyfrowe. Artykuł zawiera opis próby realizacji cyfrowego układu wstępnego przetwarzania sygnałów czujników koła do układów licznikowych. Docelowo praktyczna realizacja tego układu ma się odbyć w strukturach programowalnych FPGA
EN
The article presents problems of safety of movement of trains on the railway network using modern control systems unoccupied tracks and turnouts . Until now, there are technical solutions based on track circuits or axle counters (wheel sensors). The article contains a description of the trial implementation of the pre-digital signal processing wheel sensor for axle counters systems. Ultimately, the practical implementation of this system is to be held in programmable FPGA.
6
Content available remote Ewolucyjne projektowanie polimorficznych układów cyfrowych
Słowik A.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 5
248-250
PL
W niniejszej pracy przedstawiono zastosowanie algorytmu ewolucyjnego do projektowania polimorficznych kombinacyjnych układów cyfrowych. Elektronika polimorficzna jest stosunkowo nowym kierunkiem badań w ramach, którego opracowano cyfrowe bramki polimorficzne. Zaletą tych bramek jest to, że pojedyncza bramka polimorficzna może realizować kilka funkcji logicznych. Funkcje te ulegają zmianie w zależności np. od napięcia zasilania układu, dając możliwość niemal natychmiastowej rekonfiguracji układu. Do projektowania typowych kombinacyjnych układów cyfrowych można zastosować jedną z wielu metod (np. Map Karnaugha, Quinea-McCluskeya) lub wykorzystać gotowe oprogramowanie służące do optymalizacji układów cyfrowych (np. SIS, MVSIS, ESPRESSO). Projektowanie cyfrowych układów kombinacyjnych w oparciu o bramki polimorficzne jest utrudnione. Dlatego w niniejszej pracy przedstawiono wykorzystanie algorytmu ewolucyjnego do projektowania polimorficznych układów cyfrowych. W algorytmie zastosowano wielowarstwowe chromosomy, dzięki którym podczas procesu krzyżowania wymianie podlegają całe bramki w układzie bez zmiany ich struktury wejść. W niniejszym artykule, przy użyciu proponowanej metody zaprojektowano kilka polimorficznych układów cyfrowych a uzyskane wyniki porównano z wynikami przedstawionymi w literaturze.
EN
In the paper an application of evolutionary algorithm to design polymorphic combinational digital circuits is presented. Polymorphic electronics is a relatively new research area. In this area polymorphic digital gates have been developed. The main advantage of these gates is that a single polymorphic gate can realize several different logical functions. These functions can be switched depending on the change of the value of the power voltage supply, for example; therefore, we have a possibility of circuit reconfiguration in extremely short time. To design typical combinational digital circuits one of several methods (like Map Karnaugh method, Quine-McCluskey method) or one of software developed and dedicated to optimization of digital circuits (like SIS, MVSIS, ESPRESSO) can be used. However, the design process of polymorphic combinational digital circuits is more complicated. Therefore, in this paper, the application of evolutionary algorithm to design of polymorphic combinational digital circuits is presented. In proposed method, the multi-layer chromosomes are used. Due to these chromosomes during the cross-over operation, the whole gates are replaced by other gates in the circuits without change of their inputs structures. In this paper, several polymorphic digital circuits have been designed using proposed method. The results obtained using presented method are compared with the results taken from literature.
7
Algorytmy symulacji układów cyfrowych
Pniewski R., Kornaszewski M.
Logistyka
|
2011
|
nr 6
PL
Współczesne systemy sterowania z zastosowaniem techniki cyfrowej, ze względu na znaczne zwiększenie stopnia integracji wymagają weryfikacji poprawności układu cyfrowego już na etapie projektu wstępnego. Jest to realizowane przez symulację opisu logicznego układu. W artykule przedstawiono metody symulacji systemów cyfrowych.
EN
Modern control systems using digital techniques, due to the significant increase in the degree of integration require validation of a digital circuit at the stage of preliminary design. This is done by simulating the logical description of the system. The article presents methods for simulation of digital systems.
8
Content available remote Hierarchical residue number systems with small moduli and simple converters
Tomczak T.
International Journal of Applied Mathematics and Computer Science
|
2011
|
Vol. 21, no 1
173-192
EN
In this paper, a new class of Hierarchical Residue Number Systems (HRNSs) is proposed, where the numbers are represented as a set of residues modulo factors of 2k š 1 and modulo 2k. The converters between the proposed HRNS and the positional binary number system can be built as 2-level structures using efficient circuits designed for the RNS (2k - 1, 2k, 2k +1). This approach allows using many small moduli in arithmetic channels without large conversion overhead. The advantages resulting from the use of the proposed HRNS depend on the possibility of factorisation of moduli [...].
9
Układy cyfrowe w systemach i sieciach telekomunikacyjnych o wysokiej wiarygodności działania
Kraśniewski A., Łuba T., Zbierzchowski B.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2010
|
nr 4
111-115
PL
Dokonano przeglądu osiągnięć związanych z projektem badawczym Projektowanie układów cyfrowych do zastosowań w systemach i sieciach telekomunikacyjnych o wysokiej wiarygodności działania, realizowanych przy użyciu struktur programowalnych FPGA/CPLD. Przedstawiono wyniki prac w zakresie podstaw teoretycznych konstrukcji algorytmów kryptograficznych oraz implementacji tych algorytmów w strukturach programowalnych. Omówiono nowe metody i narzędzia syntezy układów cyfrowych wykorzystujące specyficzne moduły występujące w złożonych strukturach FPGA/CPLD oraz metody zapewniania samokontroli działania układów realizowanych w złożonych strukturach programowalnych.
EN
Main outcomes of the project Design of FPGA/CPLD-based digital circuits for applications in dependable telecommunication systems and networks are presented. Theoretical results underlying the development of cryptographic algorithms and examples of implementation of such algorithms with programmable devices are discussed. New methods and tools for design of digital circuits that effectively exploit specific architectural features of modern FPGA/CPLD devices and techniques that provide such circuits with self-checking capability are presented.
10
Nowe metody sprzętowo-programowego przetwarzania sygnałów i obrazów dla potrzeb systemów informacyjnych
Łuba T., Rawski M.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2010
|
nr 4
105-110
PL
Dokonano przeglądu osiągnięć związanych z projektem badawczym realizowanym we współpracy z Singapurem. Przedstawiono wyniki prac w zakresie podstaw teoretycznych konstrukcji algorytmów syntezy logicznej oraz implementacji tych algorytmów w strukturach programowalnych. Omówiono sprzętowe systemy DSP realizowane w najnowszych strukturach CPLD/FPGA i optymalizowane narzędziami komputerowego wspomagania projektowania dostosowanymi do specyficznych cech struktur programowalnych.
EN
Main outcomes of the Joint Singapore-Poland Project are presented. Theoretical results underlying the development of logic synthesis algorithms and examples of implementation of such algorithms with programmable devices are discussed. New DSP processing systems based on hardware designed with use of the most recent CPLD/FPGA structures and software designed to efficiently utilize specific features of these programmable structures are presented.
11
Content available remote Wpływ sposobu kodowania chromosomów na zwiększenie efektywności ewolucyjnego projektowania kombinacyjnychukładów cyfrowych
Słowik A.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 7
172-174
PL
W niniejszej pracy przedstawiono wpływ sposobu kodowania chromosomów na zwiększenie efektywności ewolucyjnego projektowania kombinacyjnych układów cyfrowych. Przedstawiono porównanie algorytmu MLCEA (kodowanie rozwiązań w formie chromosomu wielowarstwowego) z algorytmem SLCEA (wersja algorytmu MLCEA z kodowaniem rozwiązań w formie chromosomu jednowarstwowego). Porównanie tych dwóch typów reprezentacji rozwiązań przeprowadzono przy użyciu czterech układów testowych wybranych z literatury.
EN
In this paper the influence of chromosomes coding scheme on increase of effectiveness of evolutionary design of combinational digital circuits is presented. The comparison between MLCEA algorithm (coding of solutions in multi-layer chromosome form), and SCLEA algorithm (version of MLCEA algorithm with coding of solutions in single-layer form) is shown. These two kinds of individual representations are compared using four test circuits chosen from literature.
12
Content available Programmable, Asynchronous, Triangular Neighborhood Function for Self-Organizing Maps Realized on Transistor Level
Kolasa M., Długosz R., Bieliński K.
International Journal of Electronics and Telecommunications
|
2010
|
Vol. 56, No. 4
367-373
EN
A new hardware implementation of the triangular neighborhood function (TNF) for ultra-low power, Kohonen self-organizing maps (SOM) realized in the CMOS 0.18žm technology is presented. Simulations carried out by means of the software model of the SOM show that even low signal resolution at the output of the TNF block of 3-6 bits (depending on input data set) does not lead to significant disturbance of the learning process of the neural network. On the other hand, the signal resolution has a dominant influence on the overall circuit complexity i.e. the chip area and the energy consumption. The proposed neighborhood mechanism is very fast. For an example neighborhood range of 15 a delay between the first and the last neighboring neuron does not exceed 20 ns. This in practice means that the adaptation process starts in all neighboring neurons almost at the same time. As a result, data rates of 10-20 MHz are achievable, independently on the number of neurons in the map. The proposed SOM dissipates the power in-between 100 mW and 1 W, depending on the number of neurons in the map. For the comparison, the same network realized on PC achieves in simulations data rates in-between 10 Hz and 1 kHz. Data rate is in this case linearly dependend on the number of neurons.
13
Content available remote Zastosowanie algorytmu ewolucyjnego do minimalizacji poboru mocy podczas testowania układów cyfrowych
Słowik A.
Przegląd Elektrotechniczny
|
2009
|
R. 85, nr 11
153-155
PL
W artykule przedstawiono hybrydową metodę minimalizacji poboru mocy podczas testowania układów cyfrowych. W proponowanym podejściu zastosowano wykorzystanie systemu MINTEST do generowania zbioru wektorów testujących, których kolejność następnie porządkowano przy użyciu algorytmu ewolucyjnego w celu zmniejszenia poboru mocy podczas procesu testowania układu cyfrowego. Przy użyciu proponowanej metody dokonano doboru zbioru wektorów testowych dla przykładowych układów cyfrowych wybranych z literatury. Otrzymane rezultaty porównano z wynikami otrzymanymi przy użyciu innych metod.
EN
In this paper hybrid method of minimization of power consumption during digital circuit testing is presented. In proposed approach system MINTEST is used to generation of set of testing vectors. These vectors are reordered using evolutionary algorithm in order to decrease the power consumption during digital circuit testing. Selection and reordering of testing vectors for exemplary digital circuits chosen from literature are performed using proposed method. Results obtained using proposed approach are compared with results obtained using other methods.
14
Content available remote Hybrydowa metoda ewolucyjnej optymalizacji kombinacyjnych układów cyfrowych
Słowik A.
Przegląd Elektrotechniczny
|
2009
|
R. 85, nr 11
156-159
PL
W artykule przedstawiono hybrydową metodę minimalizacji liczby tranzystorów w kombinacyjnych układach cyfrowych. W proponowanej metodzie połączono system SIS z algorytmem ewolucyjnym. Dzięki temu możliwe jest optymalizowanie układów o większej liczbie wejść niż w przypadku tradycyjnej ewolucyjnej optymalizacji. Proponowaną metodę zastosowano do optymalizacji liczby tranzystorów w wybranych z literatury układach testowych. Otrzymane wyniki porównano z rezultatami otrzymanymi przy użyciu tradycyjnych metod.
EN
In this paper hybrid method of minimization of transistor count in combinational digital circuits is presented. In proposed method, SIS system is combined with evolutionary algorithm. Due to this hybridization, circuits having higher number of inputs can be faster optimized than using standard evolutionary method. Proposed method is used to optimization of transistor count in test circuits chosen from literature. Results obtained using described method are compared with results obtained using standard optimization methods.
15
Content available remote Universal Hard Interaction for Clockless Computation. Dem Glücklichen schägt keine Stunde!
Lippi S.
Fundamenta Informaticae
|
2009
|
Vol. 91, nr 2
357-394
EN
We give a self-contained presentation of Hard Interaction, a rewriting system on fixed graphs. We discuss the universality of natural subclasses of hard systems and highlight the main ideas that lead to a universal system with 7 rules called Hard Combinators.
16
Wpływ konstrukcji cyfrowych układów scalonych na generację zaburzeń elektromagnetycznych
Szczęsny J.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 11
129-133
PL
Przedstawiono wyniki pomiarów emisji pól EM w funkcji częstotliwości zegara taktującego ze ścieżek zasilania, masy oraz ze środka obudowy układu scalonego matrycy cyfrowej FPGA realizującej mnożenie metodą sekwencyjną i kombinacyjną. Porównano poziomy emisji zaburzeń opracowanych projektów IC w zależności od rozmieszczenia bloków logicznych w obszarze matrycy, liczby aktywnych bloków logicznych i wielkości prądów zasilania w funkcji częstotliwości taktowania.
EN
In the paper some investigations of the electromagnetic emission from supply and ground pins of the circuits and middle zone of the Xilinx FPGAXCV800 package as a function of the clock rate are presented. To check the influence of IC floor plan, number of logic blocs and the circuit function on its electromagnetic emissions was tested.
17
Model sprzętowo-programistycznej platformy do testowania i uruchamiania wirtualnych systemów mikroprocesorowych
Pucher K., Namiota J.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 10
54-57
PL
W artykule przedstawiono model sprzętowo-programistycznej platformy pozwalającej na uruchamianie i testowanie systemów mikroprocesorowych, zaprojektowanych i zaimplementowanych za pomocą języków opisu sprzętu HDL. Zaprezentowana została idea pozwalająca na czytelne przedstawienie problematyki związanej z projektowaniem układów cyfrowych w tym głównie mikroprocesorowych, gdzie zwrócono szczególną uwagę na ukazanie wątków związanych z implementacją rozwiązań architektonicznych komputerów. Artykuł zawiera również odniesienie do fizycznej realizacji zaproponowanego modelu.
EN
This paper presents the model of a combined hardware and software platform that makes it possible to start-up and test microprocessor systems, already designed and implemented with use of Hardware Description Languages (HDL). It describes the idea to present problems associated with designing of digital circuits (in particular micro-porcessor ones) in a clear and comprehensible manner, where speciai attention is paid to presentation of aspects related to implementation of arcitectural solutions attributable to convetional computers. The study also contains references to tangible implementation of the proposed model within real projects.
18
Statyczny pobór mocy w nanometrowych układach scalonych CMOS
Kuźmicz W., Pfitzner A., Piwowarska E., Kasprowicz D.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 9
119-122
PL
Jedną z głównych zalet technologii CMOS w zastosowaniu do wytwarzania cyfrowych układów scalonych był znikomy statyczny pobór mocy. Jednak układy wytwarzane przy zastosowaniu najbardziej zaawansowanych technologii, o długości kanału tranzystora poniżej 100 nm, nie mająjuż tej zalety. Tranzystory o takich długościach kanału przewodzą dość znaczne prądy (zwane prądami upływu) nawet w stanie wyłączenia. Artykuł omawia mechanizmy fizyczne przepływu tych prądów, wskazuje na ich związki z konstrukcją i technologią tranzystorów, a także zwraca uwagę na silny wpływ rozrzutów produkcyjnych na całkowity statyczny pobór prądu przez cyfrowe układy CMOS.
EN
One of the main advantages of digital CMOS circuits used to be negligible static power consumption. However, CMOS circuits manufactured with the most advanced technologies (with channel lengths below 100 nm) have lost this advantage. MOS devices having such gate lengths exhibit significant leakage currents even when turned off. The paper discusses the physical origins of these currents, shows how they depend on the device design and technology, and demonstrates strong dependence of the total static current consumption in digital CMOS circuits on process related variability.
19
Content available remote Analysis of signal competition in asynchronous ultra high-speed digital circuits
Mladenov V., Filipova K., Petrakieva S., Dimov B., Uhlmann F.
Przegląd Elektrotechniczny
|
2007
|
R. 83, nr 11
197-200
EN
In this paper, we propose an approach for detection of signal competition within asynchronous ultra high-speed digital circuits using a pulse data coding. The circuits considered are modeled by the corresponding directed graph with each asynchronous gate presented by a vertex and each signal line ? by an edge. The approach is based on finding all different path pairs between every pair of vertices. The condition about signal competition is related to the delay times associated with the different path pairs between every pair of vertices of the corresponding graph.
PL
W prezentowanym artykule proponujemy podejście do wykrywania rywalizacji sygnałów wewnątrz asynchronicznego ultraszybkiego układu cyfrowego przy użyciu impulsowego kodowania danych. Rozważane układy zostały zamodelowane przez odpowiadające im grafy skierowane z każdą asynchroniczną bramką reprezentowaną przez węzeł oraz linią sygnału reprezentowaną przez krawędź. Podejście to jest oparte na znajdowaniu wszystkich różnych par ścieżek pomiędzy każdą parą węzłów.
20
Content available remote A constraint propagation algorithm for determining the stability margin of linear parameter circuits and systems
Dimov B., Mladenov V., Ortlepp T., Uhlmann H.
Przegląd Elektrotechniczny
|
2007
|
R. 83, nr 11
101-104
EN
The paper addresses the stability margin assessment for linear systems under interval parameter uncertainties. The original stability problem is initially transformed into an equivalent problem of estimating the eigenvalues ranges of matrices whose elements are non-linear functions of independent interval parameters. A new algorithm for finding the exact value of stability margin (within error bounds) is suggested.
PL
W artykule zbadano zastosowanie logiki asynchronicznej do realizacji ultraszybkiej cyfrowej elektroniki o wysokiej złożoności. Oceniono możliwe fizyczne, techniczne i schematyczne pochodzenie ograniczeń limitujących takie zastosowanie i zaproponowano rozwiązania w celu ich przezwyciężenia. Chociaż rozważania są oparte na Szybkiej Metodzie Pojedynczego Kwantu Strumienia, uzyskane wnioski mogą być uogólnione na każdy rodzaj cyfrowego kodowania informacji.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.