Wyniki wyszukiwania - BazTech

1

Wykorzystanie wejściowych map głębi w estymacji głębi po stronie dekodera

Klóska Dominika, Szydełko Błażej, Mieloch Dawid

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2022

|

nr 4

392--395

PL

Artykuł opisuje usprawnienia procesu estymacji map głębi po stronie dekodera wizji wszechogarniającej. W prezentowanej propozycji mapy głębi są przesyłane tylko dla części widoków, umożliwiając znaczące zmniejszenie czasu wymaganego na estymację geometrii przy jednoczesnym zwiększeniu jej jakości. Rozwiązanie obejmuje modyfikację oprogramowania ISO/IEC MPEG służącego do wyznaczania geometrii sceny oraz implementacji kodera MPEG Immersive Video. Wyniki testów obejmują porównanie czasu dekodowania i uzyskiwanych prędkości bitowych.

EN

This paper presents a proposal to improve the depth estimation process performed in decoder-side depth estimation. In the proposed solution, depth maps are sent only for a part of the views, allowing a significant reduction in the time required for geometry estimation and a simultaneous increase of its quality. The solution includes the modification of the ISO/IEC MPEG Video Coding software for depth estimation and the implementation of the MPEG Immersive Video encoder. The test results consist of the comparison of decoding times and required bitrates.

2

Analiza własności energetycznych wielopoziomowych dekoderów n-na-2n w technologii CMOS

Brzozowski I., Dziurdzia P., Kos A.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 12

21-24

PL

W artykule przedstawiono wyniki oceny parametrów energetycznych i ich analizę dla wielopoziomowych dekoderów n-na-2n linii zaprojektowanych w technologii CMOS UMC 180 nm. Do rysowania topografii opracowano uniwersalną metodę. Projektowanie układu jest szybkie i łatwe dzięki specjalnie wykonanej bibliotece komórek oraz opracowaniu sposobu ich układania. Wykorzystując przygotowane bloki składowe zaprojektowano kilka dekoderów poczynając od realizacji jednopoziomowej, przez wszystkie możliwe rozwiązania, kończąc na maksymalnej liczbie poziomów. Tak zaprojektowane topografie poddano ocenie ich parametrów - czasowych i energetycznych. W szczególności pobór mocy analizowano z uwzględnieniem rozszerzonego modelu energetycznego układu cyfrowego, który bazuje na analizie zmian wektorów wejściowych układu zamiast zwykłej aktywności przełączeniowej poszczególnych sygnałów. Dzięki temu możliwe jest uwzględnienie drobnych subtelności podczas analizy energetycznej układu, a także porównanie różnych rozwiązań dla z góry określonych warunków pracy układu. Wyniki tych badań pozwalają wyciągnąć wnioski co do praktycznych zaleceń projektowania topografii dekoderów.

EN

In the paper authors present the results of the assessment of energy parameters and analysis for the multi-level n-to-2n-lines designed in CMOS 180 nm UMC. Special universal method for drawing of decoders layouts was developed. Design of circuits is quick and easy thanks to a specially made library of cells. The way to placing of cells was developed too. Using prepared building blocks a few decoders are designed starting from the implementation of the single-level, through all the possible solutions, ending with the maximum number of levels. Designed layouts were assessed under energy and time parameters. In particular, the power consumption was analysed taking into account the extended power model of a digital circuit. The model is based on analysis of changes in input vectors instead of the traditional switching activity of input signals. This allows possibility to take into account the fine subtleties of the circuit energy analysis, as well as a comparison of different solutions for given conditions of the circuit work. The results of these investigation allow to draw conclusions about the practical recommendations for design of decoders layouts.

3

Designing Method of Compact n-to-2ⁿ Decoders

Brzozowski I., Zachara Ł., Kos A.

International Journal of Electronics and Telecommunications

|

2013

|

Vol. 59, No. 4

405-413

EN

What decoder is, everyone knows. The paper presents fast and efficient method of layouts design of n-to-2ⁿ -lines decoders. Two scenarios of layout arrangement are proposed and described. Based on a few building blocks only, especially prepared, and appropriate procedure of their placement, a decoder of any size can be build. Layouts of all needed fundamental blocks were designed in CMOS technology, as standard library. Moreover, some important parameters, such area, power dissipation and delay, were assessed and compared for decoders designed with proposed method and traditional. Power consumption were considered under extended model, which takes into account changes of input vectors, not only switching activity factor. All designs were done in UMC 180 CMOS technology.

4

A comparison of SW/HW implementations of stream cipher encoders

Kokosiński Z., Wójcik S.

Czasopismo Techniczne. Automatyka

|

2013

|

R. 110, z. 3-AC

83--92

EN

In this paper, a new method of stream encoding and decoding is presented. It is developed on the basis of a derangement generator. Stream cipher D has been compared with other stream ciphers – E0, W7 and Phelix. Encoding and decoding algorithms have been implemented in C++ and VHDL programming languages. FPGA synthesis data has been reported for Spartan 3E and Virtex 4 devices from Xilinx. The hardware solution has been tested on the Digilent Nexys 2 500K board. Subsequently, comparative studies have been conducted for software and hardware coders, taking into account average coding time and average throughput for 16 input data files of different sizes. Conclusions resulting from the research are derived.

PL

W artykule przedstawiono nową metodę strumieniowego szyfrowania i deszyfrowania danych w oparciu o generator nieporządków. Szyfr strumieniowy D został porównany ze znanymi szyframi strumieniowymi E0, W7 i Phelix. Algorytmy kodowania i dekodowania zaimplementowano w językach programowania C++ oraz VHDL. Podano dane dotyczące syntezy urządzeń sprzętowych w układach programowalnych FPGA typu Spartan 3E oraz Virtex 4 firmy Xilinx. Rozwiązania sprzętowe zostały przetestowane na płycie Digilent Nexys 2 500K. W badaniach porównawczych zbudowanych szyfratorów programowych i sprzętowych uwzględniono średni czas szyfrowania oraz średnią przepustowość dla 16 plików danych o różnych rozmiarach. Sformułowano wnioski z przeprowadzonych badań.

5

Transkoder BCD/7-segment z dodatkowym zabezpieczeniem

Michalak S.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

775-776

PL

W artykule przedstawiono projekt prostego dekodera (transkodera) kodu BCD/7-segment, którego podstawowa funkcja została rozszerzona o nietypową cechę zabezpieczania poprawności sekwencyjnego sterowania wyświetlacza 7-segmentowego LED. Idea zaprojektowania takiego układu oraz wykorzystania struktury programowalnej, wynikła z konieczności zastosowania w dydaktycznym laboratorium mikroprocesorowym, układu wyświetlającego podgląd zawartości rejestrów mikroprocesora. Prezentowany, prosty układ, jest z powodzeniem stosowany jako uzupełnienie podstawowego modułu edukacyjnego STK500.

EN

In this paper the project of a simple, smart BCD to 7-segment decoder is presented. The basic decoder function (coding 4 input BCD lines to 7 output lines for LED display) was extended to an atypical function, protection of proper driving a 4-digit, 7-segment LED display. A special attention was paid to the circuit simplicity, use of the minimum number of devices and low power consumption. The schematic diagram is shown in Fig. 1. The main idea was to use not only data signals (D0..D4), but also additional four signals (D4..D7), which were typically used for driving switching transistors and digits multiplexing. The logic function for 8 inputs and 8 outputs was designed in a programmable logic device. But the function described in that way could not be realised in the basic structure GAL16V8. The next idea was to use an internal OE line for driving the output inverter in each macrocell (Fig. 2). The program was designed in CUPL and compiled in WinCupl environment. The simulation results in WinSim are shown in Fig.3, whereas the final effect is depicted in Fig. 4. Since the presented circuit was designed for cooperation with a microcontroller educational board and was supplied with this board, it was very important to minimise the power (current) consumption. Hence, Atmel AFT16V8BQL was selected for the final version.