Wyniki wyszukiwania - BazTech

Ograniczanie wyników

1 2010

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: algorytmy i układy obliczeniowe

Sortuj według:

Ogranicz wyniki do:

Aspekty algorytmiczne redukcji liczby bloków mnożących w układzie do obliczania iloczynu dwóch kwaternionów

Tariova G., Tariov A.

Pomiary Automatyka Kontrola

2010

R. 56, nr 7

688-690

W pracy został przedstawiony zracjonalizowany algorytm mnożenia dwóch kwaternionów wymagający wykonania mniejszej liczby operacji mnożenia i dodawania, niż dowolny ze znanych autorom "szybkich" algorytmów tego typu. Pozwala to przy implementacji zmniejszyć nakłady obliczeniowe lub zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji mnożenia dwóch kwaternionów w dowolnym sprzętowo-programowym środowisku implementacyjnym.

In the paper the rationalised algorithm for two quaternion product calculating with the reduced number of arithmetic operations (or multipliers and adders - in hardware implementation case) is presented. The computing of quaternion product in the naive way, using the definition, takes 16 multiplications and 12 additions, while the proposed algorithm can compute the same result in only 8 multiplications and 28 additions. This approach allows lowering hardware expenses and creates favorable conditions for effective convolution realisation on the reprogrammable platform. The computational procedure for quaternion multiplication is described in matrix notation. This notation enables adequate representation of the space-time structures of an implemented computational process and directly maps these structures into the hardware realisation space. The proposed structure can be successfully applied to accelerate calculations on FPGA based platforms as well as enhance the efficiency of hardware in general.