Wyniki wyszukiwania - BazTech

Ograniczanie wyników

1 2010

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: algorytm przybliżonej mediany

Sortuj według:

Ogranicz wyniki do:

Implementacja w układzie reprogramowalnym algorytmu wyodrębniania ruchomych obiektów

Kraft M., Fularz M.

Pomiary Automatyka Kontrola

2010

R. 56, nr 7

659-661

W pracy przedstawiono implementację w strukturze FPGA systemu detekcji obiektów ruchomych wykorzystującego metodę przybliżonej mediany. W celu poprawy wyników zastosowano modyfikację algorytmu, polegającą na poddaniu obrazu różnicowego działaniu filtra uśredniającego, oraz maksymalnego. Całość systemu zrealizowano w architekturze sprzętowo-programowej, opartej o mikroprocesor Microblaze wraz z dedykowanym procesorem sprzętowym podłączony przez interfejs FSL.

The paper presents the FPGA implementation of a moving object detection system, based on the approximate median algorithm [1]. The method, despite its simplicity and low memory requirement, offers good detection quality [2]. To further improve the results, the original algorithm was modified by applying additional averaging and maximal filtering to the difference image [3]. The system is implemented as hybrid hardware/ software architecture, based on the Microblaze microprocessor [4], along with a dedicated coprocessor connected to it via the FSL (Fast Simplex Link) interface [5]. The microprocessor works under the control of the Xilkernel operating system, along with the LwIP TCP/IP stack, which allows transferring data through Ethernet. The software part of the algorithm performs the task of receiving the input image data, computing the difference image, and updating the background model accordingly. The difference image is then filtered by the Gaussian and maximum filter are implemented as a single hardware coprocessor. The processed data is sent back to the PC. Table 1 presents the summary of resources used for the implementation. Figure 1 outlines the system architecture. Figures 2 and 3 show the detailed coprocessor structure. The implemented system is capable of processing over ten 256x256, 8-bit grayscale image frames per second using an inexpensive Spartan-3E FPGA with 50MHz clock (see Fig. 4).